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Weekday (YC W21)
Weekday (YC W21)
11 – 50 Employés
ConseilSaaSTechnologie RH
Weekday (YC W21) est une plateforme de recrutement axée sur l’Inde, dans les domaines de la technologie des ressources humaines et des logiciels en tant que service (SaaS). Elle associe des outils fondés sur l’intelligence artificielle à une vaste base de données de candidats afin d’aider les entreprises à identifier les talents et à entrer en contact avec eux de manière proactive. La plateforme permet de communiquer par e-mail, WhatsApp et téléphone, tout en offrant aux candidats un moyen simple de découvrir des postes et de postuler.
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Offres de l’entreprise

Ingénieur FPGA, conception de puces (à distance, Inde)

Concevoir des évaluations de conception de puces et du RTL de référence pour des systèmes d’IA, en examinant la vérification, le timing, la synthèse et le PPA dans des flux de travail des semi-conducteurs. Poste à distance basé en Inde.

INInde
1 200 000 ₹ – 2 000 000 ₹ / an
À distanceTemps pleinIntermédiaireSeniorLangue Requise : anglaisIngénieur matériel
PerlPython

Description

  • Créer des évaluations pratiques couvrant la conception RTL, la vérification, la synthèse, la conception physique et le sign-off.
  • Développer des conceptions de référence en Verilog, SystemVerilog ou VHDL, avec des bancs de test, des contraintes et des résultats attendus.
  • Définir des critères de notation et des méthodes de validation conformes aux pratiques professionnelles de l’ingénierie.
  • Examiner le RTL, les bancs de test, les conceptions matérielles et les résultats d’implémentation produits par l’IA afin de repérer les défauts fonctionnels et les lacunes de conception.
  • Analyser les échecs de vérification, les lacunes de couverture, les violations de timing et les choix inefficaces en matière de puissance, de performance et de surface.
  • Évaluer les conceptions selon leur exactitude, leur conformité au timing, leur utilisation des ressources et la qualité de leur implémentation.
  • Mettre en place et maintenir des environnements EDA dans lesquels des agents d’IA peuvent exécuter des flux réalistes de conception de puces.
  • Utiliser des outils adaptés tels que Synopsys, Cadence, Siemens, AMD/Xilinx Vivado et Intel Quartus.
  • Créer des évaluations portant sur la qualité de la synthèse, les résultats du place-and-route, l’analyse statique du timing et la fermeture du timing.
  • Transformer les erreurs récurrentes des agents d’IA en nouveaux cas d’évaluation et en tâches d’ingénierie de difficulté croissante.
  • Collaborer avec les équipes d’ingénierie et de recherche pour améliorer les environnements d’évaluation, les méthodes de test et les benchmarks techniques.
  • Automatiser les flux de conception, les tests et l’analyse des résultats à l’aide de langages de script.
  • Consigner les solutions de référence, les hypothèses de conception, les cas d’échec et les méthodes d’évaluation.

Exigences

  • Avoir de 3 à 5 ans d’expérience pratique en conception ASIC ou FPGA, idéalement à plusieurs étapes du flux de conception numérique.
  • Être titulaire d’un B.E., B.Tech ou M.Tech en génie électrique, en génie électronique, en VLSI ou dans un domaine connexe.
  • Maîtriser le RTL en Verilog, SystemVerilog ou VHDL.
  • Avoir une expérience pratique de la vérification de conception, notamment du développement de bancs de test, du débogage, de l’analyse de couverture et de l’UVM ou de méthodes similaires.
  • Connaître les outils et flux EDA de Synopsys, Cadence, Siemens, AMD/Xilinx ou Intel.
  • Comprendre la synthèse logique, le place-and-route, l’analyse statique du timing, les contraintes de timing et la fermeture du timing.
  • Faire preuve d’un bon jugement d’ingénierie pour arbitrer les compromis entre puissance, performance et surface (PPA).
  • Avoir mené au moins un projet de la spécification à l’implémentation ou au tape-out.
  • Posséder de solides compétences en débogage, en analyse et en résolution de problèmes, et expliquer clairement pourquoi une conception réussit ou échoue.
  • Une expérience de Python, Tcl ou Perl pour l’automatisation des flux de conception est un atout.
  • La connaissance d’outils open source tels que Yosys, OpenROAD, Verilator ou cocotb est un plus.
  • Un intérêt pour les évaluations d’ingénierie de l’IA, les environnements d’apprentissage par renforcement ou le post-entraînement de modèles est apprécié, mais non requis.

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