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Weekday (YC W21)
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11 – 50 Mitarbeitende
BeratungHR-TechnologieSaaS
Weekday (YC W21) ist eine auf Indien ausgerichtete Recruiting-Plattform im Bereich HR-Technologie und SaaS. Sie kombiniert KI-gestützte Tools mit einer umfangreichen Kandidatendatenbank, damit Unternehmen Talente durch proaktive Ansprache identifizieren und erreichen können. Die Plattform unterstützt die Kommunikation per E-Mail, WhatsApp und Telefon und bietet Kandidatinnen und Kandidaten zugleich eine unkomplizierte Möglichkeit, Stellen zu entdecken und sich darauf zu bewerben.
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Stellen im Unternehmen

FPGA-Ingenieur für Chipdesign (Remote, Indien)

Entwickle Bewertungen und Referenz-RTL für den Chipentwurf von KI-Systemen und prüfe Verifikation, Timing, Synthese und PPA in Halbleiter-Workflows. Die Remote-Stelle ist in Indien angesiedelt.

INIndien
1.200.000 ₹ – 2.000.000 ₹ / Jahr
RemoteVollzeitMittlere StufeSeniorErforderliche Sprache: EnglischHardwareingenieur
PerlPython

Beschreibung

  • Erstelle praxisnahe Bewertungen zu RTL-Design, Verifikation, Synthese, physischem Design und Sign-off.
  • Entwickle Referenzdesigns in Verilog, SystemVerilog oder VHDL mit Testbenches, Constraints und erwarteten Ausgaben.
  • Lege Bewertungsstandards und Validierungsverfahren fest, die professioneller Ingenieurpraxis entsprechen.
  • Prüfe von KI erzeugtes RTL, Testbenches, Hardwaredesigns und Implementierungsergebnisse auf Funktionsfehler und Designmängel.
  • Untersuche fehlgeschlagene Verifikationen, Lücken in der Testabdeckung, Timing-Verletzungen und ineffiziente Entscheidungen bei Leistung, Performance und Fläche.
  • Bewerte Designs hinsichtlich Korrektheit, Timing-Konformität, Ressourcennutzung und Implementierungsqualität.
  • Richte EDA-Umgebungen ein und halte sie instand, in denen KI-Agenten realistische Chipdesign-Workflows ausführen können.
  • Nutze einschlägige Tools wie Synopsys, Cadence, Siemens, AMD/Xilinx Vivado und Intel Quartus.
  • Erstelle Bewertungen zur Synthesequalität, zu Place-and-Route-Ergebnissen, zur statischen Timing-Analyse und zum Timing-Abschluss.
  • Überführe wiederkehrende Fehler von KI-Agenten in neue Evaluierungsfälle und zunehmend anspruchsvollere Engineering-Aufgaben.
  • Arbeite mit Engineering- und Forschungsteams zusammen, um Evaluierungsumgebungen, Testmethoden und technische Benchmarks zu verbessern.
  • Automatisiere Design-Workflows, Tests und Ergebnisanalysen mit Skriptsprachen.
  • Dokumentiere Referenzlösungen, Designannahmen, Fehlerfälle und Evaluierungsmethoden.

Anforderungen

  • Verfüge über 3–5 Jahre praktische Erfahrung im ASIC- oder FPGA-Design, idealerweise über mehrere Phasen des digitalen Designflows hinweg.
  • Besitze einen B.E., B.Tech oder M.Tech in Elektrotechnik, Elektronik, VLSI oder einem verwandten Fachgebiet.
  • Verfüge über fundierte RTL-Kenntnisse in Verilog, SystemVerilog oder VHDL.
  • Bring praktische Erfahrung in der Designverifikation mit, einschließlich Entwicklung von Testbenches, Debugging, Abdeckungsanalyse sowie UVM oder vergleichbaren Methoden.
  • Sei mit EDA-Tools und Workflows von Synopsys, Cadence, Siemens, AMD/Xilinx oder Intel vertraut.
  • Verstehe Logiksynthese, Place-and-Route, statische Timing-Analyse, Timing-Constraints und Timing-Abschluss.
  • Wende fundiertes technisches Urteilsvermögen bei Abwägungen zwischen Leistung, Performance und Fläche (PPA) an.
  • Habe mindestens ein Projekt von der Spezifikation bis zur Implementierung oder zum Tape-out begleitet.
  • Verfüge über ausgeprägte Debugging-, Analyse- und Problemlösungsfähigkeiten und kannst klar erläutern, warum ein Design besteht oder scheitert.
  • Erfahrung mit Python, Tcl oder Perl zur Automatisierung von Designflows ist von Vorteil.
  • Kenntnisse von Open-Source-Tools wie Yosys, OpenROAD, Verilator oder cocotb sind von Vorteil.
  • Interesse an KI-Engineering-Evaluierungen, Reinforcement-Learning-Umgebungen oder dem Post-Training von Modellen ist willkommen, aber keine Voraussetzung.

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