Weekday (YC W21) е платформа за подбор на персонал, ориентирана към Индия, която работи в сферата на HR технологиите и SaaS. Тя съчетава инструменти, базирани на изкуствен интелект, с широка база данни от кандидати, за да помага на компаниите да откриват таланти и да се свързват с тях чрез проактивно достигане. Платформата поддържа комуникация по имейл, WhatsApp и телефон, като същевременно предоставя на кандидатите лесен начин да откриват и да кандидатстват за позиции.
FPGA инженер по проектиране на чипове (дистанционна работа, Индия)
Създавайте оценки на проектирането на чипове и референтен RTL за системи с изкуствен интелект и преглеждайте верификацията, времевите параметри, синтеза и PPA в полупроводникови работни процеси. Работата е дистанционна и е базирана в Индия.
Индия1 200 000 INR – 2 000 000 INR / година
ДистанционноПълен работен денСредно нивоСтаршиЗадължителен Език: английскиХардуерен инженерОписание
- Създавайте практически оценки, обхващащи RTL проектиране, верификация, синтез, физическо проектиране и финална проверка.
- Разработвайте референтни проекти на Verilog, SystemVerilog или VHDL, включително тестови среди, ограничения и очаквани резултати.
- Определяйте критерии за оценяване и подходи за валидиране, съответстващи на професионалната инженерна практика.
- Проверявайте RTL, тестови среди, хардуерни проекти и резултати от имплементация, създадени от изкуствен интелект, за функционални грешки и недостатъци в проекта.
- Проучвайте неуспешна верификация, пропуски в покритието, нарушения на времевите ограничения и неефективни компромиси между консумация, производителност и площ.
- Оценявайте проектите по коректност, спазване на времевите ограничения, използване на ресурси и качество на имплементацията.
- Настройвайте и поддържайте EDA среди, в които агенти с изкуствен интелект могат да изпълняват реалистични потоци за проектиране на чипове.
- Използвайте подходящи инструменти като Synopsys, Cadence, Siemens, AMD/Xilinx Vivado и Intel Quartus.
- Създавайте оценки за качеството на синтеза, резултатите от разполагането и свързването, статичния времеви анализ и затварянето на времевите ограничения.
- Превръщайте повтарящите се грешки на агентите с изкуствен интелект в нови тестови случаи и постепенно по-трудни инженерни задачи.
- Работете с инженерни и изследователски екипи за усъвършенстване на средите за оценяване, методите за тестване и техническите показатели.
- Автоматизирайте потоците за проектиране, тестовете и анализа на резултатите с помощта на скриптови езици.
- Документирайте референтни решения, проектни допускания, случаи на неуспех и методи за оценяване.
Изисквания
- Имате 3–5 години практически опит в проектирането на ASIC или FPGA, за предпочитане в няколко етапа от процеса на цифрово проектиране.
- Имате диплома B.E., B.Tech или M.Tech по електротехника, електроника, VLSI или сходна специалност.
- Притежавате отлични умения за RTL проектиране с Verilog, SystemVerilog или VHDL.
- Имате практически опит във верификацията на проекти, включително разработване на тестови среди, отстраняване на грешки, анализ на покритието и UVM или сходни методи.
- Познавате EDA инструменти и работни процеси на Synopsys, Cadence, Siemens, AMD/Xilinx или Intel.
- Разбирате логическия синтез, разполагането и свързването, статичния времеви анализ, времевите ограничения и затварянето им.
- Прилагате добра инженерна преценка при компромиси между консумация, производителност и площ (PPA).
- Ръководили сте поне един проект от спецификацията до имплементацията или производството на чипа.
- Имате силни умения за отстраняване на грешки, аналитично мислене и решаване на проблеми и можете ясно да обясните защо даден проект преминава или не преминава проверката.
- Опитът с Python, Tcl или Perl за автоматизиране на потоци за проектиране е предимство.
- Познаването на инструменти с отворен код като Yosys, OpenROAD, Verilator или cocotb е предимство.
- Интересът към инженерни оценки на изкуствен интелект, среди за обучение с подкрепление или дообучаване на модели е добре дошъл, но не е задължителен.