LogoFresh Jobs Ahead
Weekday (YC W21)
Weekday (YC W21)
11 – 50 Karyawan
KonsultasiSaaSTeknologi SDM
Weekday (YC W21) adalah platform perekrutan yang berfokus pada India dalam bidang teknologi SDM dan SaaS. Platform ini menggabungkan alat berbasis AI dengan basis data kandidat yang luas untuk membantu perusahaan menemukan dan menjangkau talenta melalui pendekatan proaktif. Platform ini mendukung komunikasi melalui email, WhatsApp, dan telepon, sekaligus menyediakan cara yang mudah bagi kandidat untuk menemukan dan melamar posisi kerja.
LinkedIn
Lowongan Perusahaan

Insinyur FPGA, Desain Chip (Jarak Jauh, India)

Membangun evaluasi desain chip dan RTL referensi untuk sistem AI, serta meninjau verifikasi, timing, sintesis, dan PPA dalam alur kerja semikonduktor. Posisi jarak jauh ini berbasis di India.

INIndia
₹1.200.000 – ₹2.000.000 / tahun
Jarak jauhPenuh waktuMenengahSeniorBahasa Wajib: InggrisInsinyur perangkat keras
PerlPython

Deskripsi

  • Membuat penilaian praktis yang mencakup desain RTL, verifikasi, sintesis, desain fisik, dan sign-off.
  • Mengembangkan desain referensi dalam Verilog, SystemVerilog, atau VHDL, beserta testbench, constraint, dan keluaran yang diharapkan.
  • Menetapkan standar penilaian dan pendekatan validasi yang sesuai dengan praktik rekayasa profesional.
  • Memeriksa RTL, testbench, desain perangkat keras, dan keluaran implementasi yang dihasilkan AI untuk menemukan kesalahan fungsional dan kekurangan desain.
  • Menyelidiki kegagalan verifikasi, kesenjangan cakupan, pelanggaran timing, serta pilihan daya, performa, dan area yang tidak efisien.
  • Menilai desain berdasarkan kebenaran, kepatuhan timing, penggunaan sumber daya, dan kualitas implementasi.
  • Menyiapkan dan memelihara lingkungan EDA agar agen AI dapat menjalankan alur desain chip yang realistis.
  • Menggunakan alat yang relevan seperti Synopsys, Cadence, Siemens, AMD/Xilinx Vivado, dan Intel Quartus.
  • Membuat penilaian untuk kualitas sintesis, hasil place-and-route, analisis timing statis, dan timing closure.
  • Mengubah kesalahan agen AI yang berulang menjadi kasus evaluasi baru dan tugas rekayasa yang semakin menantang.
  • Bekerja sama dengan tim rekayasa dan riset untuk memperkuat lingkungan evaluasi, metode pengujian, dan tolok ukur teknis.
  • Mengotomatiskan alur desain, pengujian, dan analisis hasil dengan bahasa skrip.
  • Mencatat solusi referensi, asumsi desain, kasus kegagalan, dan metode evaluasi.

Persyaratan

  • Memiliki pengalaman praktis 3–5 tahun dalam desain ASIC atau FPGA, idealnya mencakup beberapa tahap alur desain digital.
  • Memiliki gelar B.E., B.Tech, atau M.Tech di bidang Teknik Elektro, Teknik Elektronika, VLSI, atau bidang terkait.
  • Menguasai RTL dengan baik dalam Verilog, SystemVerilog, atau VHDL.
  • Memiliki pengalaman langsung dalam verifikasi desain, termasuk pengembangan testbench, debugging, analisis cakupan, serta UVM atau metode sejenis.
  • Mengenal alat dan alur kerja EDA dari Synopsys, Cadence, Siemens, AMD/Xilinx, atau Intel.
  • Memahami sintesis logika, place-and-route, analisis timing statis, constraint timing, dan timing closure.
  • Menerapkan pertimbangan rekayasa yang baik dalam trade-off daya, performa, dan area (PPA).
  • Pernah menangani setidaknya satu proyek dari spesifikasi hingga implementasi atau tape-out.
  • Memiliki kemampuan debugging, analitis, dan pemecahan masalah yang kuat, serta mampu menjelaskan dengan jelas alasan desain berhasil atau gagal.
  • Pengalaman menggunakan Python, Tcl, atau Perl untuk otomatisasi alur desain menjadi nilai tambah.
  • Mengenal alat sumber terbuka seperti Yosys, OpenROAD, Verilator, atau cocotb merupakan nilai tambah.
  • Minat pada evaluasi rekayasa AI, lingkungan reinforcement learning, atau post-training model akan disambut, tetapi tidak diwajibkan.

Lowongan Terkait