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Weekday (YC W21)
Weekday (YC W21)
11 – 50 Empleados
ConsultoríaSaaSTecnología de RR. HH.
Weekday (YC W21) es una plataforma de contratación centrada en India dentro del sector de la tecnología de recursos humanos y el software como servicio (SaaS). Combina herramientas basadas en inteligencia artificial con una amplia base de datos de candidatos para ayudar a las empresas a identificar y conectar con talento mediante contacto proactivo. La plataforma permite comunicarse por correo electrónico, WhatsApp y teléfono, y también ofrece a los candidatos una forma sencilla de descubrir y solicitar puestos de trabajo.
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Empleos de la empresa

Ingeniero/a FPGA de diseño de chips (remoto, India)

Crear evaluaciones de diseño de chips y RTL de referencia para sistemas de IA, revisando verificación, temporización, síntesis y PPA en flujos de trabajo de semiconductores. Puesto remoto con base en India.

INIndia
1.200.000 ₹ – 2.000.000 ₹ / año
RemotoTiempo completoIntermedioSeniorIdioma Obligatorio: inglésIngeniero de hardware
PerlPython

Descripción

  • Crear evaluaciones prácticas que abarquen diseño RTL, verificación, síntesis, diseño físico y sign-off.
  • Desarrollar diseños de referencia en Verilog, SystemVerilog o VHDL, con bancos de pruebas, restricciones y resultados esperados.
  • Establecer criterios de calificación y métodos de validación acordes con la práctica profesional de ingeniería.
  • Examinar RTL, bancos de pruebas, diseños de hardware y resultados de implementación generados por IA para detectar fallos funcionales y deficiencias de diseño.
  • Investigar fallos de verificación, brechas de cobertura, infracciones de temporización y decisiones ineficientes de potencia, rendimiento y área.
  • Evaluar los diseños en cuanto a corrección, cumplimiento de temporización, uso de recursos y calidad de implementación.
  • Configurar y mantener entornos EDA en los que agentes de IA puedan ejecutar flujos realistas de diseño de chips.
  • Usar herramientas pertinentes como Synopsys, Cadence, Siemens, AMD/Xilinx Vivado e Intel Quartus.
  • Crear evaluaciones de calidad de síntesis, resultados de place-and-route, análisis estático de temporización y cierre de temporización.
  • Convertir los errores recurrentes de los agentes de IA en nuevos casos de evaluación y tareas de ingeniería progresivamente más difíciles.
  • Colaborar con equipos de ingeniería e investigación para mejorar los entornos de evaluación, los métodos de prueba y los benchmarks técnicos.
  • Automatizar flujos de diseño, pruebas y análisis de resultados mediante lenguajes de scripting.
  • Documentar soluciones de referencia, supuestos de diseño, casos de fallo y métodos de evaluación.

Requisitos

  • Contar con 3–5 años de experiencia práctica en diseño ASIC o FPGA, idealmente en varias etapas del flujo de diseño digital.
  • Tener un título B.E., B.Tech o M.Tech en Ingeniería Eléctrica, Ingeniería Electrónica, VLSI o un campo relacionado.
  • Dominar el diseño RTL en Verilog, SystemVerilog o VHDL.
  • Tener experiencia práctica en verificación de diseño, incluido el desarrollo de bancos de pruebas, depuración, análisis de cobertura y UVM o métodos similares.
  • Conocer las herramientas y los flujos de trabajo EDA de Synopsys, Cadence, Siemens, AMD/Xilinx o Intel.
  • Comprender la síntesis lógica, place-and-route, el análisis estático de temporización, las restricciones de temporización y el cierre de temporización.
  • Aplicar buen criterio de ingeniería al evaluar compromisos entre potencia, rendimiento y área (PPA).
  • Haber llevado al menos un proyecto desde la especificación hasta la implementación o tape-out.
  • Contar con sólidas habilidades de depuración, análisis y resolución de problemas, y explicar claramente por qué un diseño supera o no una evaluación.
  • Se valorará la experiencia con Python, Tcl o Perl para automatizar flujos de diseño.
  • Se valorará el conocimiento de herramientas de código abierto como Yosys, OpenROAD, Verilator o cocotb.
  • Se valorará el interés en evaluaciones de ingeniería de IA, entornos de aprendizaje por refuerzo o postentrenamiento de modelos, aunque no es obligatorio.

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