FPGA工程師，晶片設計（印度遠端）
為人工智慧系統建置晶片設計評測與參考RTL，檢視半導體流程中的驗證、時序、合成及PPA。 此遠端職務的工作地點位於印度。
說明
- 設計涵蓋RTL設計、驗證、合成、實體設計和簽核的實用評測。
- 使用Verilog、SystemVerilog或VHDL開發參考設計，並編寫測試平台、限制條件和預期輸出。
- 制定符合專業工程實務的評分標準和驗證方法。
- 檢視AI產生的RTL、測試平台、硬體設計及實作結果，找出功能錯誤和設計缺失。
- 調查驗證失敗、涵蓋率缺口、時序違規，以及功耗、效能和面積方面的低效率設計選擇。
- 評估設計的正確性、時序符合度、資源使用情況和實作品質。
- 建置並維護EDA環境，讓AI代理程式能執行真實的晶片設計流程。
- 使用Synopsys、Cadence、Siemens、AMD/Xilinx Vivado和Intel Quartus等相關工具。
- 針對合成品質、佈局繞線結果、靜態時序分析和時序收斂建立評測。
- 將AI代理程式反覆出現的錯誤轉化為新的評測案例和難度逐步提高的工程任務。
- 與工程和研究團隊合作，強化評測環境、測試方法和技術基準。
- 使用腳本語言自動化設計流程、測試和結果分析。
- 記錄參考解答、設計假設、失敗案例和評測方法。
職位要求
- 具備3至5年ASIC或FPGA實務設計經驗，最好熟悉數位設計流程的多個階段。
- 擁有電機工程、電子工程、VLSI或相關領域的B.E.、B.Tech或M.Tech學位。
- 精通Verilog、SystemVerilog或VHDL RTL設計。
- 具備實際設計驗證經驗，包括測試平台開發、除錯、涵蓋率分析，以及UVM或類似方法。
- 熟悉Synopsys、Cadence、Siemens、AMD/Xilinx或Intel的EDA工具和工作流程。
- 了解邏輯合成、佈局繞線、靜態時序分析、時序限制和時序收斂。
- 能對功耗、效能和面積（PPA）取捨做出合理的工程判斷。
- 至少完成過一項從規格制定到實作或投片的專案。
- 具備出色的除錯、分析和問題解決能力，並能清楚說明設計通過或失敗的原因。
- 具備使用Python、Tcl或Perl自動化設計流程的經驗者優先。
- 熟悉Yosys、OpenROAD、Verilator或cocotb等開放原始碼工具者加分。
- 歡迎對AI工程評測、強化學習環境或模型後訓練有興趣，但非必要條件。