LogoFresh Jobs Ahead
Weekday (YC W21)
Weekday (YC W21)
11 – 50 Ansatte
HR-teknologiRådgivningSaaS
Weekday (YC W21) er en India-fokusert rekrutteringsplattform innen HR-teknologi og SaaS. Plattformen kombinerer AI-drevne verktøy med en omfattende kandidatdatabase for å hjelpe bedrifter med å finne og komme i kontakt med talenter gjennom proaktiv kommunikasjon. Den støtter kommunikasjon via e-post, WhatsApp og telefon, samtidig som den gir kandidater en enkel måte å oppdage og søke på ledige stillinger.
LinkedIn
Jobber i bedriften

FPGA-ingeniør innen chipdesign (fjernarbeid, India)

Utvikle evalueringer av chipdesign og referanse-RTL for AI-systemer, og gjennomgå verifikasjon, timing, syntese og PPA på tvers av halvlederarbeidsflyter. Stillingen er på fjernarbeid og er basert i India.

INIndia
1 200 000 ₹ – 2 000 000 ₹ / år
FjernarbeidHeltidMellomnivåSeniorPåkrevd Språk: engelskMaskinvareingeniør
PerlPython

Beskrivelse

  • Lag praktiske evalueringer innen RTL-design, verifikasjon, syntese, fysisk design og sign-off.
  • Utvikle referansedesign i Verilog, SystemVerilog eller VHDL med testbenker, begrensninger og forventede resultater.
  • Fastsett vurderingsstandarder og valideringsmetoder som samsvarer med profesjonell ingeniørpraksis.
  • Undersøk AI-generert RTL, testbenker, maskinvaredesign og implementeringsresultater for funksjonsfeil og designmangler.
  • Undersøk verifikasjonsfeil, manglende dekning, timingbrudd og ineffektive avveininger mellom effekt, ytelse og areal.
  • Vurder design med hensyn til korrekthet, timingkrav, ressursbruk og implementeringskvalitet.
  • Sett opp og vedlikehold EDA-miljøer der AI-agenter kan kjøre realistiske chipdesignflyter.
  • Bruk relevante verktøy som Synopsys, Cadence, Siemens, AMD/Xilinx Vivado og Intel Quartus.
  • Lag evalueringer av syntesekvalitet, place-and-route-resultater, statisk timinganalyse og timing closure.
  • Gjør gjentakende feil fra AI-agenter om til nye evalueringscaser og stadig vanskeligere ingeniøroppgaver.
  • Samarbeid med ingeniør- og forskerteam for å styrke evalueringsmiljøer, testmetoder og tekniske referanser.
  • Automatiser designflyter, tester og resultatanalyse med skriptspråk.
  • Dokumenter referanseløsninger, designforutsetninger, feiltilfeller og evalueringsmetoder.

Krav

  • Ha 3–5 års praktisk erfaring med ASIC- eller FPGA-design, helst fra flere trinn i den digitale designflyten.
  • Ha en B.E., B.Tech eller M.Tech innen elektroteknikk, elektronikk, VLSI eller et beslektet fagområde.
  • Ha sterke RTL-ferdigheter i Verilog, SystemVerilog eller VHDL.
  • Ha praktisk erfaring med designverifikasjon, inkludert utvikling av testbenker, feilsøking, dekningsanalyse og UVM eller lignende metoder.
  • Kjenne til EDA-verktøy og arbeidsflyter fra Synopsys, Cadence, Siemens, AMD/Xilinx eller Intel.
  • Forstå logikksyntese, place-and-route, statisk timinganalyse, timingbegrensninger og timing closure.
  • Gjøre velbegrunnede ingeniørmessige avveininger mellom effekt, ytelse og areal (PPA).
  • Ha ført minst ett prosjekt fra spesifikasjon til implementering eller tape-out.
  • Ha gode ferdigheter innen feilsøking, analyse og problemløsning, og kunne forklare tydelig hvorfor et design består eller feiler.
  • Erfaring med Python, Tcl eller Perl for automatisering av designflyter er en fordel.
  • Kjennskap til åpen kildekode-verktøy som Yosys, OpenROAD, Verilator eller cocotb er en fordel.
  • Interesse for AI-evalueringer innen ingeniørfag, miljøer for forsterkningslæring eller ettertrening av modeller er velkommen, men ikke et krav.

Relaterte jobber