Weekday (YC W21) è una piattaforma di recruiting focalizzata sull’India, attiva nell’ambito della tecnologia per le risorse umane e del software come servizio (SaaS). Combina strumenti basati sull’intelligenza artificiale con un ampio database di candidati per aiutare le aziende a individuare i talenti e a entrare in contatto con loro attraverso un’attività di selezione proattiva. La piattaforma supporta la comunicazione via e-mail, WhatsApp e telefono e offre inoltre ai candidati un modo semplice per scoprire e candidarsi alle posizioni aperte.
Ingegnere FPGA, progettazione di chip (da remoto, India)
Creare valutazioni di progettazione di chip e RTL di riferimento per sistemi di IA, esaminando verifica, temporizzazione, sintesi e PPA nei flussi di lavoro dei semiconduttori. Ruolo da remoto con sede in India.
India1.200.000 ₹ – 2.000.000 ₹ / anno
Da remotoTempo pienoIntermedioSeniorLingua Richiesta: ingleseIngegnere hardwareDescrizione
- Creare valutazioni pratiche che coprano progettazione RTL, verifica, sintesi, progettazione fisica e sign-off.
- Sviluppare progetti di riferimento in Verilog, SystemVerilog o VHDL, con testbench, vincoli e risultati attesi.
- Definire criteri di valutazione e metodi di convalida in linea con le pratiche professionali di ingegneria.
- Esaminare RTL, testbench, progetti hardware e risultati di implementazione prodotti dall’IA per individuare difetti funzionali e carenze progettuali.
- Analizzare errori di verifica, lacune nella copertura, violazioni dei vincoli temporali e scelte inefficienti di potenza, prestazioni e area.
- Valutare i progetti in termini di correttezza, conformità temporale, uso delle risorse e qualità dell’implementazione.
- Configurare e mantenere ambienti EDA in cui gli agenti di IA possano eseguire flussi realistici di progettazione di chip.
- Usare strumenti pertinenti come Synopsys, Cadence, Siemens, AMD/Xilinx Vivado e Intel Quartus.
- Creare valutazioni della qualità della sintesi, dei risultati di place-and-route, dell’analisi statica dei tempi e della chiusura temporale.
- Trasformare gli errori ricorrenti degli agenti di IA in nuovi casi di valutazione e attività di ingegneria via via più impegnative.
- Collaborare con i team di ingegneria e ricerca per potenziare gli ambienti di valutazione, i metodi di test e i benchmark tecnici.
- Automatizzare flussi di progettazione, test e analisi dei risultati con linguaggi di scripting.
- Documentare soluzioni di riferimento, ipotesi progettuali, casi di errore e metodi di valutazione.
Requisiti
- Avere 3–5 anni di esperienza pratica nella progettazione ASIC o FPGA, idealmente in più fasi del flusso di progettazione digitale.
- Avere una laurea B.E. o B.Tech, oppure una laurea magistrale M.Tech, in Ingegneria elettrica, Ingegneria elettronica, VLSI o un campo correlato.
- Avere solide competenze RTL in Verilog, SystemVerilog o VHDL.
- Avere esperienza pratica nella verifica di progetto, compresi sviluppo di testbench, debug, analisi della copertura e UVM o metodi simili.
- Conoscere strumenti e flussi EDA di Synopsys, Cadence, Siemens, AMD/Xilinx o Intel.
- Comprendere sintesi logica, place-and-route, analisi statica dei tempi, vincoli temporali e chiusura temporale.
- Applicare un valido giudizio ingegneristico ai compromessi tra potenza, prestazioni e area (PPA).
- Aver seguito almeno un progetto dalla specifica fino all’implementazione o al tape-out.
- Avere solide capacità di debug, analisi e risoluzione dei problemi, e saper spiegare chiaramente perché un progetto supera o non supera la valutazione.
- È apprezzata l’esperienza con Python, Tcl o Perl per automatizzare i flussi di progettazione.
- È gradita la familiarità con strumenti open source come Yosys, OpenROAD, Verilator o cocotb.
- L’interesse per le valutazioni di ingegneria dell’IA, gli ambienti di apprendimento per rinforzo o il post-addestramento dei modelli è gradito, ma non è obbligatorio.