FPGAエンジニア、チップ設計（インド勤務・リモート）
AIシステム向けのチップ設計評価とリファレンスRTLを構築し、半導体設計フロー全体で検証、タイミング、合成、PPAをレビューします。 リモート勤務で、勤務地はインドです。
仕事内容
- RTL設計、検証、合成、物理設計、サインオフにわたる実践的な評価課題を作成する。
- Verilog、SystemVerilog、またはVHDLでリファレンス設計を開発し、テストベンチ、制約、期待される出力を用意する。
- 専門的なエンジニアリング実務に即した採点基準と検証方法を定める。
- AIが生成したRTL、テストベンチ、ハードウェア設計、実装結果を調査し、機能上の不具合や設計上の問題を特定する。
- 検証失敗、カバレッジ不足、タイミング違反、電力・性能・面積の非効率な設計選択を調査する。
- 設計の正確性、タイミング制約への適合、リソース使用量、実装品質を評価する。
- AIエージェントが実際のチップ設計フローを実行できるEDA環境を構築し、保守する。
- Synopsys、Cadence、Siemens、AMD/Xilinx Vivado、Intel Quartusなどの関連ツールを使用する。
- 合成品質、配置配線の結果、静的タイミング解析、タイミング収束を評価する課題を作成する。
- AIエージェントで繰り返し発生するエラーを新たな評価ケースにし、段階的に難易度を上げたエンジニアリング課題へと発展させる。
- エンジニアリングチームや研究チームと連携し、評価環境、テスト方法、技術ベンチマークを強化する。
- スクリプト言語で設計フロー、テスト、結果分析を自動化する。
- リファレンス解答、設計上の前提、失敗事例、評価方法を記録する。
応募要件
- ASICまたはFPGAの実務設計経験が3～5年あり、デジタル設計フローの複数段階に携わった経験が望ましい。
- 電気工学、電子工学、VLSI、または関連分野のB.E.、B.Tech、またはM.Techを取得している。
- Verilog、SystemVerilog、またはVHDLによるRTL設計に精通している。
- テストベンチ開発、デバッグ、カバレッジ分析、UVMまたは同様の手法を含む設計検証の実務経験がある。
- Synopsys、Cadence、Siemens、AMD/Xilinx、またはIntelのEDAツールとワークフローに精通している。
- 論理合成、配置配線、静的タイミング解析、タイミング制約、タイミング収束を理解している。
- 電力・性能・面積（PPA）のトレードオフについて適切な技術判断ができる。
- 仕様策定から実装またはテープアウトまで、少なくとも1件のプロジェクトを担当した経験がある。
- 優れたデバッグ力、分析力、問題解決力があり、設計の合否の理由を明確に説明できる。
- 設計フローの自動化にPython、Tcl、またはPerlを使用した経験があれば尚可。
- Yosys、OpenROAD、Verilator、cocotbなどのオープンソースツールに精通していれば尚可。
- AIエンジニアリング評価、強化学習環境、モデルのポストトレーニングへの関心があれば歓迎するが、必須ではない。
