Η Weekday (YC W21) είναι μια πλατφόρμα προσλήψεων με επίκεντρο την Ινδία, που δραστηριοποιείται στον χώρο της τεχνολογίας ανθρώπινου δυναμικού και του λογισμικού ως υπηρεσίας (SaaS). Συνδυάζει εργαλεία που βασίζονται στην τεχνητή νοημοσύνη με μια μεγάλη βάση υποψηφίων, βοηθώντας τις εταιρείες να εντοπίζουν ταλέντα και να επικοινωνούν μαζί τους主动τικά. Η πλατφόρμα υποστηρίζει την επικοινωνία μέσω email, WhatsApp και τηλεφώνου, ενώ προσφέρει στους υποψηφίους έναν απλό τρόπο να ανακαλύπτουν και να υποβάλλουν αίτηση για θέσεις εργασίας.
Μηχανικός FPGA, σχεδίαση μικροκυκλωμάτων (εξ αποστάσεως, Ινδία)
Δημιουργία αξιολογήσεων σχεδίασης μικροκυκλωμάτων και σχεδίων αναφοράς RTL για συστήματα τεχνητής νοημοσύνης, με έλεγχο επαλήθευσης, χρονισμού, σύνθεσης και PPA σε ροές εργασίας ημιαγωγών. Η θέση είναι εξ αποστάσεως και έχει βάση στην Ινδία.
Ινδία1.200.000 ₹ – 2.000.000 ₹ / έτος
Εξ αποστάσεωςΠλήρης απασχόλησηΜεσαίο επίπεδοSeniorΑπαιτούμενη Γλώσσα: ΑγγλικάΜηχανικός υλικούΠεριγραφή
- Δημιουργία πρακτικών αξιολογήσεων που καλύπτουν σχεδίαση RTL, επαλήθευση, σύνθεση, φυσική σχεδίαση και τελική έγκριση.
- Ανάπτυξη σχεδίων αναφοράς σε Verilog, SystemVerilog ή VHDL, μαζί με περιβάλλοντα δοκιμών, περιορισμούς και αναμενόμενα αποτελέσματα.
- Καθορισμός προτύπων βαθμολόγησης και προσεγγίσεων επικύρωσης που συνάδουν με την επαγγελματική μηχανική πρακτική.
- Επιθεώρηση RTL, περιβαλλόντων δοκιμών, σχεδίων υλικού και αποτελεσμάτων υλοποίησης που παράγονται από τεχνητή νοημοσύνη, για λειτουργικά σφάλματα και αδυναμίες σχεδίασης.
- Διερεύνηση αποτυχιών επαλήθευσης, κενών κάλυψης, παραβιάσεων χρονισμού και αναποτελεσματικών επιλογών ως προς την ισχύ, την απόδοση και την επιφάνεια.
- Αξιολόγηση σχεδίων ως προς την ορθότητα, τη συμμόρφωση χρονισμού, τη χρήση πόρων και την ποιότητα υλοποίησης.
- Διαμόρφωση και συντήρηση περιβαλλόντων EDA, όπου οι πράκτορες τεχνητής νοημοσύνης μπορούν να εκτελούν ρεαλιστικές ροές σχεδίασης μικροκυκλωμάτων.
- Χρήση σχετικών εργαλείων όπως Synopsys, Cadence, Siemens, AMD/Xilinx Vivado και Intel Quartus.
- Δημιουργία αξιολογήσεων για την ποιότητα σύνθεσης, τα αποτελέσματα τοποθέτησης και δρομολόγησης, τη στατική ανάλυση χρονισμού και το κλείσιμο χρονισμού.
- Μετατροπή επαναλαμβανόμενων σφαλμάτων των πρακτόρων τεχνητής νοημοσύνης σε νέες περιπτώσεις αξιολόγησης και σταδιακά δυσκολότερες μηχανικές εργασίες.
- Συνεργασία με ομάδες μηχανικών και έρευνας για την ενίσχυση των περιβαλλόντων αξιολόγησης, των μεθόδων δοκιμών και των τεχνικών σημείων αναφοράς.
- Αυτοματοποίηση ροών σχεδίασης, δοκιμών και ανάλυσης αποτελεσμάτων με γλώσσες σεναρίων.
- Καταγραφή λύσεων αναφοράς, παραδοχών σχεδίασης, περιπτώσεων αποτυχίας και μεθόδων αξιολόγησης.
Απαιτήσεις
- 3–5 χρόνια πρακτικής εμπειρίας στη σχεδίαση ASIC ή FPGA, ιδανικά σε πολλαπλά στάδια της ροής ψηφιακής σχεδίασης.
- Πτυχίο B.E., B.Tech ή M.Tech στην ηλεκτρολογία, την ηλεκτρονική μηχανική, το VLSI ή συναφή τομέα.
- Ισχυρές δεξιότητες RTL σε Verilog, SystemVerilog ή VHDL.
- Πρακτική εμπειρία στην επαλήθευση σχεδίασης, συμπεριλαμβανομένης της ανάπτυξης περιβαλλόντων δοκιμών, της αποσφαλμάτωσης, της ανάλυσης κάλυψης και μεθόδων UVM ή παρόμοιων.
- Εξοικείωση με εργαλεία και ροές εργασίας EDA των Synopsys, Cadence, Siemens, AMD/Xilinx ή Intel.
- Κατανόηση της λογικής σύνθεσης, της τοποθέτησης και δρομολόγησης, της στατικής ανάλυσης χρονισμού, των περιορισμών χρονισμού και του κλεισίματος χρονισμού.
- Ορθή μηχανική κρίση στις ανταλλαγές μεταξύ ισχύος, απόδοσης και επιφάνειας (PPA).
- Υλοποίηση τουλάχιστον ενός έργου από τις προδιαγραφές έως την υλοποίηση ή την αποστολή για κατασκευή.
- Ισχυρές δεξιότητες αποσφαλμάτωσης, ανάλυσης και επίλυσης προβλημάτων, καθώς και σαφής εξήγηση του γιατί ένα σχέδιο περνά ή αποτυγχάνει.
- Η εμπειρία σε Python, Tcl ή Perl για αυτοματοποίηση ροών σχεδίασης αποτελεί πλεονέκτημα.
- Η εξοικείωση με εργαλεία ανοικτού κώδικα όπως Yosys, OpenROAD, Verilator ή cocotb είναι χρήσιμη.
- Το ενδιαφέρον για αξιολογήσεις μηχανικής τεχνητής νοημοσύνης, περιβάλλοντα ενισχυτικής μάθησης ή μετεκπαίδευση μοντέλων είναι ευπρόσδεκτο, αλλά δεν απαιτείται.