FPGA 엔지니어, 칩 설계 (인도 원격 근무)
AI 시스템용 칩 설계 평가와 참조 RTL을 구축하고, 반도체 설계 흐름 전반에서 검증, 타이밍, 합성 및 PPA를 검토합니다. 원격 근무이며 근무지는 인도입니다.
설명
- RTL 설계, 검증, 합성, 물리 설계 및 사인오프 전반을 다루는 실무 평가 과제를 만듭니다.
- Verilog, SystemVerilog 또는 VHDL로 참조 설계를 개발하고 테스트벤치, 제약 조건 및 예상 출력을 준비합니다.
- 전문 엔지니어링 실무에 부합하는 채점 기준과 검증 방법을 정합니다.
- AI가 생성한 RTL, 테스트벤치, 하드웨어 설계 및 구현 결과를 검사해 기능 오류와 설계상 문제를 찾습니다.
- 검증 실패, 커버리지 공백, 타이밍 위반, 전력·성능·면적 측면의 비효율적인 설계 선택을 조사합니다.
- 설계의 정확성, 타이밍 준수, 리소스 사용 및 구현 품질을 평가합니다.
- AI 에이전트가 실제 칩 설계 흐름을 실행할 수 있는 EDA 환경을 구축하고 유지합니다.
- Synopsys, Cadence, Siemens, AMD/Xilinx Vivado, Intel Quartus 등의 관련 도구를 사용합니다.
- 합성 품질, 배치 및 배선 결과, 정적 타이밍 분석, 타이밍 클로저를 평가하는 과제를 만듭니다.
- AI 에이전트에서 반복되는 오류를 새로운 평가 사례로 전환하고, 난도가 점차 높아지는 엔지니어링 과제로 발전시킵니다.
- 엔지니어링 및 연구 팀과 협력해 평가 환경, 테스트 방법 및 기술 벤치마크를 강화합니다.
- 스크립트 언어로 설계 흐름, 테스트 및 결과 분석을 자동화합니다.
- 참조 해답, 설계 가정, 실패 사례 및 평가 방법을 기록합니다.
지원 자격
- ASIC 또는 FPGA 실무 설계 경력 3~5년이 있으며, 디지털 설계 흐름의 여러 단계를 경험한 분을 우대합니다.
- 전기공학, 전자공학, VLSI 또는 관련 분야의 B.E., B.Tech 또는 M.Tech 학위가 있습니다.
- Verilog, SystemVerilog 또는 VHDL을 사용한 RTL 설계 역량이 뛰어납니다.
- 테스트벤치 개발, 디버깅, 커버리지 분석, UVM 또는 유사 방법을 포함한 설계 검증 실무 경험이 있습니다.
- Synopsys, Cadence, Siemens, AMD/Xilinx 또는 Intel의 EDA 도구와 워크플로에 익숙합니다.
- 논리 합성, 배치 및 배선, 정적 타이밍 분석, 타이밍 제약 조건 및 타이밍 클로저를 이해합니다.
- 전력·성능·면적(PPA) 절충에 대해 적절한 엔지니어링 판단을 내릴 수 있습니다.
- 최소 한 개의 프로젝트를 사양 정의부터 구현 또는 테이프아웃까지 수행한 경험이 있습니다.
- 뛰어난 디버깅, 분석 및 문제 해결 능력을 갖추고 설계의 통과 또는 실패 이유를 명확하게 설명할 수 있습니다.
- 설계 흐름 자동화를 위한 Python, Tcl 또는 Perl 경험이 있으면 우대합니다.
- Yosys, OpenROAD, Verilator 또는 cocotb와 같은 오픈 소스 도구에 익숙하면 우대합니다.
- AI 엔지니어링 평가, 강화 학습 환경 또는 모델 사후 학습에 관심이 있으면 환영하지만 필수는 아닙니다.
