Weekday (YC W21)

11 – 50 Wafanyakazi

SaaS Teknolojia ya Rasilimali Watu Ushauri

Weekday (YC W21) ni jukwaa la uajiri linalolenga India katika sekta ya teknolojia ya rasilimali watu na SaaS. Linachanganya zana zinazoendeshwa na AI na hifadhidata pana ya watahiniwa ili kusaidia kampuni kutambua na kuwafikia wataalamu kupitia mawasiliano ya moja kwa moja. Jukwaa hili linawezesha mawasiliano kupitia barua pepe, WhatsApp na simu, huku likiwapa watahiniwa njia rahisi ya kugundua na kuomba nafasi za kazi.

Kazi za Kampuni

Mhandisi wa FPGA, Usanifu wa Chipu (Kazi ya Mbali, India)

Tengeneza tathmini za usanifu wa chipu na RTL rejea kwa mifumo ya AI, na ukague uthibitishaji, muda, usanisi na PPA katika michakato ya semikondakta. Nafasi hii ya kazi ya mbali iko India.

siku 5 zilizopita

India

₹ 1,200,000 – ₹ 2,000,000 / mwaka

Mbali Muda wote Kiwango cha kati Mwandamizi Lugha Inayohitajika: Kiingereza Mhandisi wa vifaa

Perl Python

Maelezo

Tengeneza tathmini za vitendo zinazohusu usanifu wa RTL, uthibitishaji, usanisi, usanifu halisi na sign-off.
Tengeneza usanifu rejea kwa Verilog, SystemVerilog au VHDL, pamoja na testbench, vikwazo na matokeo yanayotarajiwa.
Weka viwango vya upimaji na mbinu za uthibitishaji zinazoendana na utendaji wa kitaalamu wa uhandisi.
Kagua RTL, testbench, usanifu wa maunzi na matokeo ya utekelezaji yaliyotengenezwa na AI ili kubaini hitilafu za utendaji na mapungufu ya usanifu.
Chunguza kushindwa kwa uthibitishaji, mapengo ya ufunikaji, ukiukaji wa muda na chaguo zisizo na ufanisi za matumizi ya nishati, utendaji na eneo.
Tathmini usanifu kwa usahihi, uzingatiaji wa muda, matumizi ya rasilimali na ubora wa utekelezaji.
Sanidi na udumishe mazingira ya EDA ambamo mawakala wa AI wanaweza kuendesha michakato halisi ya usanifu wa chipu.
Tumia zana husika kama Synopsys, Cadence, Siemens, AMD/Xilinx Vivado na Intel Quartus.
Tengeneza tathmini za ubora wa usanisi, matokeo ya place-and-route, uchanganuzi tuli wa muda na timing closure.
Geuza makosa yanayojirudia ya mawakala wa AI kuwa visa vipya vya tathmini na kazi za uhandisi zinazozidi kuwa ngumu.
Shirikiana na timu za uhandisi na utafiti ili kuimarisha mazingira ya tathmini, mbinu za majaribio na vigezo vya kiufundi.
Otomatisha michakato ya usanifu, majaribio na uchanganuzi wa matokeo kwa kutumia lugha za uandishi wa hati.
Andika suluhisho rejea, dhana za usanifu, visa vya hitilafu na mbinu za tathmini.

Mahitaji

Kuwa na uzoefu wa vitendo wa miaka 3–5 katika usanifu wa ASIC au FPGA, ikiwezekana katika hatua nyingi za mchakato wa usanifu wa kidijitali.
Kuwa na shahada ya B.E., B.Tech au M.Tech katika Uhandisi wa Umeme, Uhandisi wa Elektroniki, VLSI au fani inayohusiana.
Kuwa na ujuzi thabiti wa RTL katika Verilog, SystemVerilog au VHDL.
Kuwa na uzoefu wa moja kwa moja wa uthibitishaji wa usanifu, ikiwemo uundaji wa testbench, utatuzi wa hitilafu, uchanganuzi wa ufunikaji na UVM au mbinu zinazofanana.
Kuzifahamu zana na michakato ya EDA kutoka Synopsys, Cadence, Siemens, AMD/Xilinx au Intel.
Kuelewa usanisi wa mantiki, place-and-route, uchanganuzi tuli wa muda, vikwazo vya muda na timing closure.
Kutumia uamuzi mzuri wa kihandisi katika mizani ya matumizi ya nishati, utendaji na eneo (PPA).
Kuwa umekamilisha angalau mradi mmoja kuanzia vipimo hadi utekelezaji au tape-out.
Kuwa na ujuzi thabiti wa utatuzi wa hitilafu, uchanganuzi na utatuzi wa matatizo, na kueleza wazi kwa nini usanifu unafaulu au unashindwa.
Uzoefu wa Python, Tcl au Perl kwa ajili ya kuotomatisha michakato ya usanifu ni faida.
Kuzifahamu zana huria kama Yosys, OpenROAD, Verilator au cocotb ni faida.
Kuvutiwa na tathmini za uhandisi wa AI, mazingira ya ujifunzaji wa kuimarisha au mafunzo ya baadaye ya modeli kunakaribishwa lakini si sharti.