Weekday (YC W21) je platforma za zapošljavanje usmjerena na Indiju koja djeluje u području HR tehnologije i SaaS-a. Kombinira alate pokretane umjetnom inteligencijom s opsežnom bazom kandidata kako bi tvrtkama pomogla prepoznati talente i stupiti s njima u kontakt putem proaktivnog pristupa. Platforma podržava komunikaciju e-poštom, WhatsAppom i telefonom, a kandidatima pruža jednostavan način za pronalaženje i prijavljivanje na radna mjesta.
FPGA inženjer za dizajn čipova (rad na daljinu, Indija)
Izrađujte procjene dizajna čipova i referentni RTL za sustave umjetne inteligencije te pregledavajte verifikaciju, vremenska ograničenja, sintezu i PPA u poluvodičkim radnim procesima. Ovo je posao na daljinu sa sjedištem u Indiji.
Indija1.200.000 ₹ – 2.000.000 ₹ / godina
UdaljenoPuno radno vrijemeSrednja razinaSeniorObavezan Jezik: engleskiHardverski inženjerOpis
- Izrađujte praktične procjene koje obuhvaćaju dizajn RTL-a, verifikaciju, sintezu, fizički dizajn i završnu provjeru.
- Razvijajte referentne dizajne u Verilogu, SystemVerilogu ili VHDL-u, uključujući testna okruženja, ograničenja i očekivane izlaze.
- Postavljajte kriterije ocjenjivanja i pristupe validaciji u skladu s profesionalnom inženjerskom praksom.
- Pregledavajte RTL, testna okruženja, hardverske dizajne i rezultate implementacije koje je izradila umjetna inteligencija te tražite funkcionalne pogreške i nedostatke dizajna.
- Istražujte neuspjele verifikacije, nedostatke u pokrivenosti, kršenja vremenskih ograničenja i neučinkovite kompromise između potrošnje, performansi i površine čipa.
- Procjenjujte ispravnost dizajna, usklađenost s vremenskim ograničenjima, upotrebu resursa i kvalitetu implementacije.
- Postavljajte i održavajte EDA okruženja u kojima agenti umjetne inteligencije mogu izvoditi realistične tokove dizajna čipova.
- Koristite relevantne alate kao što su Synopsys, Cadence, Siemens, AMD/Xilinx Vivado i Intel Quartus.
- Izrađujte procjene kvalitete sinteze, rezultata postavljanja i povezivanja, statičke vremenske analize i zatvaranja vremenskih ograničenja.
- Ponavljajuće pogreške agenata umjetne inteligencije pretvarajte u nove slučajeve za procjenu i sve zahtjevnije inženjerske zadatke.
- Surađujte s inženjerskim i istraživačkim timovima na unaprjeđenju okruženja za procjenu, metoda testiranja i tehničkih mjerila.
- Automatizirajte tokove dizajna, testove i analizu rezultata pomoću skriptnih jezika.
- Bilježite referentna rješenja, pretpostavke dizajna, slučajeve pogrešaka i metode procjene.
Zahtjevi
- Imate 3–5 godina praktičnog iskustva u dizajnu ASIC-a ili FPGA-a, po mogućnosti u više faza procesa digitalnog dizajna.
- Imate diplomu B.E., B.Tech ili M.Tech iz elektrotehnike, elektronike, VLSI-ja ili srodnog područja.
- Odlično poznajete RTL u Verilogu, SystemVerilogu ili VHDL-u.
- Imate praktično iskustvo s verifikacijom dizajna, uključujući razvoj testnih okruženja, otklanjanje pogrešaka, analizu pokrivenosti te UVM ili slične metode.
- Poznajete EDA alate i tokove rada tvrtki Synopsys, Cadence, Siemens, AMD/Xilinx ili Intel.
- Razumijete logičku sintezu, postavljanje i povezivanje, statičku vremensku analizu, vremenska ograničenja i zatvaranje vremenskih ograničenja.
- Primjenjujete dobro inženjersko prosuđivanje pri kompromisima između potrošnje, performansi i površine čipa (PPA).
- Proveli ste barem jedan projekt od specifikacije do implementacije ili završetka proizvodnje čipa.
- Imate izražene vještine otklanjanja pogrešaka, analitičkog razmišljanja i rješavanja problema te jasno objašnjavate zašto dizajn prolazi ili ne prolazi provjeru.
- Iskustvo s Pythonom, Tcl-om ili Perlom za automatizaciju tokova dizajna prednost je.
- Poznavanje alata otvorenog koda kao što su Yosys, OpenROAD, Verilator ili cocotb prednost je.
- Interes za inženjerske procjene umjetne inteligencije, okruženja za učenje potkrepljivanjem ili naknadno treniranje modela dobrodošao je, ali nije obavezan.