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Intel Corporation
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Sponsor de visa H1BConseilIndustrie manufacturièreLogistique
Intel Corporation développe et fabrique des technologies informatiques utilisées dans les ordinateurs personnels, les centres de données, les infrastructures cloud, les systèmes en périphérie, les réseaux et les environnements 5G. Son portefeuille comprend les processeurs Intel Core, Xeon et Atom, ainsi que des solutions graphiques discrètes, des accélérateurs d’intelligence artificielle, la photonique sur silicium, des solutions embarquées et des technologies de réseau et de stockage. L’entreprise accompagne également les développeurs grâce à des outils logiciels et des ressources techniques, en mettant l’accent sur les performances, la sécurité et les progrès de l’informatique fondée sur l’intelligence artificielle.
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Offres de l’entreprise

Ingénieur·e en vérification pré-silicium d’IP d’horloge PLL/FLL

Vérifier les IP de générateurs d’horloge PLL et FLL d’Intel avant la fabrication du silicium, en développant des environnements de test UVM et en étudiant les problèmes de conception. Piloter la validation mixte et collaborer avec les équipes de conception pour affiner les fonctionnalités de l’IP.

USÉtats-UnisAZArizonaCACalifornieMAMassachusettsOROregonTXTexas
122 440 $ – 172 860 $ / an
HybrideTemps pleinIntermédiaireSeniorLangue Requise : anglaisIngénieur
PerlPython

Description

  • Développer des bancs de test, des environnements de vérification et des tests avec SystemVerilog et UVM.
  • Vérifier les IP de générateurs d’horloge PLL et FLL par rapport aux spécifications de microarchitecture.
  • Maintenir et améliorer l’infrastructure et les méthodes de vérification au fil des générations d’IP.
  • Étudier et déterminer les causes profondes des problèmes pré-silicium dans l’environnement de vérification.
  • Rédiger des plans de test et participer aux revues techniques avec les équipes de conception.
  • Collaborer avec les architectes, les développeurs RTL et les équipes de conception analogique.
  • Piloter la validation mixte, notamment les simulations AMS et le débogage de schémas.
  • Résoudre les problèmes impliquant plusieurs équipes.
  • Contribuer à définir et à affiner les fonctionnalités architecturales et microarchitecturales de la conception d’IP.

Exigences

  • Diplôme de licence en génie électrique, en génie informatique ou dans un domaine connexe et au moins 4 ans d’expérience pertinente ; ou master et au moins 3 ans ; ou doctorat et au moins 1 an.
  • Au moins 2 ans d’expérience des méthodes de vérification et de validation de conception, notamment UVM, SystemVerilog et les outils EDA standards.
  • Au moins 2 ans d’expérience des langages de script tels que Python et Perl.
  • Maîtrise avancée de l’écriture et du débogage de code UVM en SystemVerilog.
  • Connaissance des PLL/FLL ou de la génération d’horloge SoC et du développement RTL associé.
  • Capacité à travailler en équipe avec des architectes, des développeurs RTL et des équipes de conception analogique.
  • Documentation rigoureuse des plans de test et débogage des problèmes pré-silicium.
  • Esprit d’initiative dans la résolution de problèmes et compétences en analyse des causes profondes.

Avantages

  • Rémunération compétitive.
  • Bonus en actions.
  • Avantages liés à la santé.
  • Avantages liés à la retraite.
  • Congés.
  • Organisation de travail hybride, avec un temps réparti entre le travail sur site et à distance.

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