Spoločnosť Intel Corporation vyvíja a vyrába počítačové technológie používané v osobných počítačoch, dátových centrách, cloudovej infraštruktúre, okrajových systémoch, sieťach a prostrediach 5G. Jej portfólio zahŕňa procesory Intel Core, Xeon a Atom, ako aj samostatné grafické karty, akcelerátory umelej inteligencie, kremíkovú fotoniku, vstavané riešenia a technológie pre sieťové pripojenie a ukladanie dát. Spoločnosť podporuje vývojárov aj prostredníctvom softvérových nástrojov a technických zdrojov so zameraním na výkon, bezpečnosť a rozvoj výpočtovej techniky využívajúcej umelú inteligenciu.
Inžinier verifikácie pred výrobou kremíkového čipu – PLL/FLL hodinový IP blok
Overujte hodinové IP bloky Intel PLL a FLL pred výrobou kremíkového čipu, vytvárajte testovacie prostredia UVM a skúmajte problémy v návrhu. Veďte zmiešanú signálovú validáciu a spolupracujte s návrhovými tímami na zdokonaľovaní funkcií IP blokov.
Popis
- Vytvárajte testovacie zostavy, verifikačné prostredia a testy v jazykoch SystemVerilog a UVM.
- Overujte hodinové IP bloky PLL a FLL podľa špecifikácií mikroarchitektúry.
- Udržiavajte a zlepšujte verifikačnú infraštruktúru a metódy naprieč generáciami IP blokov.
- Skúmajte problémy vo verifikačnom prostredí pred výrobou čipu a určujte ich hlavné príčiny.
- Píšte testovacie plány a zúčastňujte sa na technických kontrolách s návrhovými tímami.
- Spolupracujte s architektmi, vývojármi RTL a tímami analógového návrhu.
- Veďte zmiešanú signálovú validáciu vrátane simulácií AMS a ladenia schém.
- Riešte problémy, ktoré sa týkajú viacerých tímov.
- Pomáhajte definovať a zdokonaľovať architektonické a mikroarchitektonické funkcie návrhu IP blokov.
Požiadavky
- Bakalársky titul v odbore elektrotechnika, počítačové inžinierstvo alebo príbuznom odbore a aspoň 4 roky relevantných skúseností; alebo magisterský titul a aspoň 3 roky skúseností; alebo doktorát a aspoň 1 rok skúseností.
- Aspoň 2 roky skúseností s metódami verifikácie a validácie návrhov vrátane UVM, SystemVerilog a štandardných nástrojov EDA.
- Aspoň 2 roky skúseností s používaním skriptovacích jazykov, ako sú Python a Perl.
- Pokročilé schopnosti v písaní a ladení kódu SystemVerilog UVM.
- Znalosť PLL/FLL alebo hodinových systémov SoC a súvisiaceho vývoja RTL.
- Schopnosť spolupracovať naprieč tímami s architektmi, vývojármi RTL a tímami analógového návrhu.
- Dôsledné vedenie dokumentácie testovacích plánov a ladenie problémov pred výrobou čipu.
- Proaktívne riešenie problémov a analýza ich hlavných príčin.
Benefity
- Konkurenčné finančné ohodnotenie.
- Akciové odmeny.
- Zdravotné benefity.
- Dôchodkové benefity.
- Dovolenka.
- Hybridný pracovný režim s rozdelením času medzi prácu na pracovisku a mimo neho.