Intel Corporation razvija i proizvodi računalne tehnologije koje se koriste u osobnim računalima, podatkovnim centrima, infrastrukturi u oblaku, rubnim sustavima, mrežama i 5G okruženjima. Njezin portfelj uključuje procesore Intel Core, Xeon i Atom, kao i diskretne grafičke kartice, akceleratore umjetne inteligencije, silicijsku fotoniku, ugrađena rješenja te tehnologije za umrežavanje i pohranu podataka. Tvrtka podržava razvojne programere softverskim alatima i tehničkim resursima, s naglaskom na performanse, sigurnost i napredak računalstva pokretanog umjetnom inteligencijom.
Inženjer verifikacije prije proizvodnje čipa, PLL/FLL IP za taktni signal
Verificirajte Intelove IP blokove PLL i FLL za generiranje taktnih signala prije proizvodnje čipa, razvijajte UVM testna okruženja i istražujte probleme u dizajnu. Vodite validaciju mješovitih signala i surađujte s dizajnerskim timovima na doradi funkcionalnosti IP blokova.
Opis
- Izrađujte SystemVerilog i UVM testne sklopove, verifikacijska okruženja i testove.
- Verificirajte IP blokove PLL i FLL za generiranje taktnih signala u skladu sa specifikacijama mikroarhitekture.
- Održavajte i unaprjeđujte verifikacijsku infrastrukturu i metode kroz generacije IP blokova.
- Istražujte probleme u verifikacijskom okruženju prije proizvodnje čipa i utvrđujte njihove temeljne uzroke.
- Pišite testne planove i sudjelujte u tehničkim pregledima s dizajnerskim timovima.
- Surađujte s arhitektima, RTL programerima i timovima za analogni dizajn.
- Vodite validaciju mješovitih signala, uključujući AMS simulacije i otklanjanje pogrešaka u shemama.
- Rješavajte probleme koji uključuju više timova.
- Pomozite definirati i doraditi arhitekturne i mikroarhitekturne funkcionalnosti dizajna IP blokova.
Zahtjevi
- Diploma prvostupnika iz elektrotehnike, računalnog inženjerstva ili srodnog područja uz najmanje 4 godine relevantnog iskustva; ili magisterij uz najmanje 3 godine iskustva; ili doktorat uz najmanje 1 godinu iskustva.
- Najmanje 2 godine iskustva s metodama verifikacije i validacije dizajna, uključujući UVM, SystemVerilog i standardne EDA alate.
- Najmanje 2 godine iskustva u upotrebi skriptnih jezika kao što su Python i Perl.
- Napredno znanje pisanja i otklanjanja pogrešaka u SystemVerilog UVM kodu.
- Poznavanje PLL/FLL sustava ili taktnih sustava SoC-a i povezanog razvoja RTL-a.
- Sposobnost suradnje s arhitektima, RTL programerima i timovima za analogni dizajn.
- Temeljito dokumentiranje testnih planova i otklanjanje pogrešaka prije proizvodnje čipa.
- Proaktivan pristup rješavanju problema i analizi njihovih temeljnih uzroka.
Pogodnosti
- Konkurentna primanja.
- Bonusi u dionicama.
- Zdravstvene pogodnosti.
- Pogodnosti za mirovinu.
- Pogodnosti za godišnji odmor.
- Hibridni način rada uz podjelu vremena između rada na lokaciji i izvan nje.