FPGA 硬體工程師
將以物理學為靈感的 ASIC 設計化為 AI 與半導體基礎設施的實際硬體，負責 RTL 實作、PCIe 驗證、FPGA 原型開發及晶片 bring-up。 貫穿 FPGA 專案生命週期，與矽晶片、EDA 和研究團隊密切合作。
說明
- 負責為投片前 RTL 驗證和軟體開發遴選、採購並啟動 FPGA 原型平台。
- 將複雜 ASIC RTL 調整至 FPGA 目標平台，包括多時脈架構、CDC 橋接和高密度設計的時序收斂。
- 整合內部設計，以及第三方和供應商 IP。
- 指導團隊使用 AMD/Xilinx 生態系，包括 Vivado IP Integrator、收發器和記憶體控制器。
- 設計、實作並驗證高速 I/O，尤其是用於標準伺服器加速卡的 PCIe。
- 建置以 FPGA 為基礎的測試設計，用於晶片 bring-up、元件特性分析和自動化測試環境。
- 開發 Python 和 C++ 硬體抽象軟體、暫存器映射產生工具，以及自動化建置和回歸工作流程。
- 在實驗室使用 ILA/Vivado Analyzer、示波器、邏輯分析儀及 BER 和眼圖分析，診斷時序與功能問題。
- 在 FPGA 專案整個生命週期中，每天與矽晶片、EDA 和研究團隊合作。
職位要求
- 具備將 FPGA 設計從 RTL 推進至時序收斂並完成硬體驗證的業界經驗。
- 精通用於綜合的 SystemVerilog 和／或 VHDL。
- 熟練使用 Xilinx Vivado，包括綜合、佈局繞線、時序收斂和 IP Catalog。
- 具備實作和除錯 PCIe、AXI/AHB、SPI、UART、JTAG 及其他常見介面的實務經驗。
- 具備扎實的 Python 技能，可用於自動化、測試和建置工具。
- 具備扎實的電路板 bring-up 能力和實驗室動手除錯技能。
- 能獨立工作、快速適應，並解決涉及硬體、軟體和物理學的模糊問題。
- 具備 Cocotb 或 UVM 等驗證框架經驗者尤佳。
- 具備將機器學習模型部署至 FPGA，或建置即時、亞微秒級訊號處理管線的經驗者尤佳。
- 具備混合訊號 ASIC 經驗者尤佳。
- 具備 SERDES 調校經驗和訊號完整性基礎知識者尤佳。
- 具備使用 GitLab CI 和以 Docker 為基礎的建置與測試工作流程進行硬體 CI/CD 的經驗者尤佳。
福利待遇
- 股權。
- 提供平等就業機會，致力於多元與共融。
- 為身心障礙者提供合理便利。
