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Stellen im Unternehmen

FPGA-Hardwareingenieur

Setze physikbasierte ASIC-Designs für KI- und Halbleiterinfrastruktur in die Praxis um – mit Verantwortung für RTL-Implementierung, PCIe-Validierung, FPGA-Prototyping und die Inbetriebnahme von Silizium.

USVereinigte StaatenCAKalifornienNYNew York
250.000 $ – 340.000 $ / Jahr
HybridVollzeitMittlere StufeSeniorErforderliche Sprache: EnglischHardwareingenieur
C++DockerPython

Beschreibung

  • Leite Auswahl, Beschaffung und Inbetriebnahme von FPGA-Prototyping-Plattformen zur RTL-Validierung vor der Fertigung und zur Softwareentwicklung.
  • Passe komplexe ASIC-RTL für FPGA-Ziele an, einschließlich Mehrtaktarchitekturen, CDC-Brücken und Timing-Abschluss bei dicht belegten Designs.
  • Integriere interne Designs mit IP von Drittanbietern und Herstellern.
  • Unterstütze den Einsatz des AMD-/Xilinx-Ökosystems, darunter Vivado IP Integrator, Transceiver und Speichercontroller.
  • Entwirf, implementiere und validiere Hochgeschwindigkeits-I/O, insbesondere PCIe für Beschleunigerkarten in Standardservern.
  • Entwickle FPGA-basierte Testdesigns für die Inbetriebnahme von Silizium, die Gerätecharakterisierung und automatisierte Testumgebungen.
  • Entwickle Hardwareabstraktionssoftware in Python und C++, generiere Register-Maps und automatisiere Build- und Regression-Workflows.
  • Untersuche Timing- und Funktionsprobleme im Labor mit ILA/Vivado Analyzer, Oszilloskopen, Logikanalysatoren sowie BER- und Augendiagramm-Messungen.
  • Arbeite während des gesamten FPGA-Lebenszyklus täglich mit Silizium-, EDA- und Forschungsteams zusammen.

Anforderungen

  • Nachgewiesene Berufserfahrung in der Industrie, FPGA-Designs vom RTL über den Timing-Abschluss bis hin zu validierter Hardware zu führen.
  • Fundierte Kenntnisse in SystemVerilog und/oder VHDL für die Synthese.
  • Sicherer Umgang mit Xilinx Vivado, einschließlich Synthese, Platzierung und Routing, Timing-Abschluss und IP-Katalog.
  • Praktische Erfahrung mit Implementierung und Debugging von PCIe, AXI/AHB, SPI, UART, JTAG und anderen gängigen Schnittstellen.
  • Sehr gute Python-Kenntnisse für Automatisierung, Tests und Build-Tools.
  • Fundierte Erfahrung mit der Inbetriebnahme auf Platinenebene und praktische Fähigkeiten bei der Fehlersuche im Labor.
  • Fähigkeit, selbstständig zu arbeiten, sich schnell anzupassen und unklare Probleme über Hardware, Software und Physik hinweg zu lösen.
  • Erfahrung mit Verifikationsframeworks wie Cocotb oder UVM ist von Vorteil.
  • Erfahrung beim Bereitstellen von Machine-Learning-Modellen auf FPGAs oder beim Aufbau von Echtzeit-Signalverarbeitungspipelines mit einer Latenz von unter einer Mikrosekunde ist von Vorteil.
  • Erfahrung mit Mixed-Signal-ASICs ist von Vorteil.
  • Kenntnisse in SERDES-Abstimmung und Grundlagen der Signalintegrität sind von Vorteil.
  • Erfahrung mit Hardware-CI/CD unter Einsatz von GitLab CI und Docker-basierten Build- und Test-Workflows ist von Vorteil.

Zusatzleistungen

  • Beteiligung am Unternehmen.
  • Arbeitgeber, der Chancengleichheit sowie Vielfalt und Inklusion verpflichtet ist.
  • Angemessene Vorkehrungen für Menschen mit Behinderungen.

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