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Normal Computing
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Die verfügbaren Profilangaben nennen Normal Computing als ein 2022 gegründetes Unternehmen, machen jedoch keine Angaben zu Produkten, Dienstleistungen, Branche oder Einstellungskontext. Für einen aussagekräftigen Überblick für Jobsuchende sind weitere unternehmensspezifische Informationen erforderlich.
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Stellen im Unternehmen

Senior DFT-Hardwareingenieur

Verantwortung für Design-for-Test der physikinspirierten ASICs von Normal Computing – einschließlich Scan, ATPG, MBIST und Testbarkeit auf Siliziumebene. Gestaltung der DFT-Architektur sowie Verantwortung für Verifikation, Fertigungsreife und Tapeout.

USVereinigte StaatenCAKalifornienHybridVollzeitSeniorLeadErforderliche Sprache: EnglischHardwareingenieur
Python

Beschreibung

  • Verantwortung für DFT-Architektur und -Implementierung der nächsten Generation physikinspirierter ASICs – vom frühen RTL bis zum Tapeout und zur Inbetriebnahme des Siliziums.
  • Festlegung der Strategien für Scan, ATPG, MBIST und Boundary Scan.
  • Entwicklung der DFT-Architektur auf Chipebene, einschließlich Scan-Insertion und -Komprimierung, ATPG, MBIST, Boundary Scan/JTAG und Testzugriffsinfrastruktur.
  • Koordination der DFT-Insertion und -Integration über RTL, Synthese und physisches Design hinweg.
  • Leitung der DFT-Verifikation, Mustererzeugung, Fehlerabdeckungsanalyse, Validierung der Testmodi und des Sign-offs bis zum Tapeout.
  • Bereitstellung produktionsreifer Testmuster und Begleitmaterialien für Fertigungspartner, einschließlich ATE-Integration, Inbetriebnahme und Dokumentation zur Fehlerdiagnose.
  • Aufbau skalierbarer DFT-Abläufe, Automatisierung und Verfahren mit branchenüblichen EDA-Tools.
  • Festlegung technischer Anforderungen, Betreuung vertraglich beauftragter DFT-Arbeiten und Bewertung der Ergebnisse externer Partner.
  • Zusammenarbeit mit Teams für RTL, Verifikation, physisches Design, Silizium-Produktentwicklung und Fertigung sowie mit externen Partnern.

Anforderungen

  • Mindestens sieben Jahre Erfahrung mit der DFT-Implementierung für komplexe ASICs oder SoCs, einschließlich erfolgreich abgeschlossener Tapeouts.
  • Fundierte praktische Kenntnisse in Scan-Insertion, ATPG, Scan-Komprimierung, Fehlerabdeckungsanalyse und Testmustererzeugung.
  • Nachgewiesene Erfahrung mit MBIST, Boundary Scan/JTAG und der DFT-Integration in RTL- und Gate-Level-Designs.
  • Sicherer Umgang mit Siemens Tessent, Synopsys TestMAX oder Cadence Modus.
  • Fundierte Kenntnisse in RTL-Design, Synthese, statischer Timing-Analyse und den Anforderungen des physischen Designs.
  • Erfahrung mit der Bereitstellung von Fertigungstestmustern und der Zusammenarbeit mit Teams für Silizium-Produktentwicklung oder ATE.
  • Gute Skripting-Kenntnisse in Python, Tcl oder vergleichbaren Sprachen.
  • Fähigkeit, die Verantwortung für die DFT-Architektur selbstständig zu übernehmen, fachübergreifende technische Entscheidungen zu leiten und mit Teams aus Design, Verifikation und Produktentwicklung zu kommunizieren.
  • Erfahrung mit dem Aufbau von DFT-Architektur und -Methodik von Grund auf für ein neues ASIC-Programm.
  • Kenntnisse in IEEE 1500, IEEE 1687 (IJTAG), hierarchischer DFT und fortgeschrittenen Scan-Komprimierungstechniken.
  • Erfahrung mit Speicherredundanz, integriertem Selbstreparaturverfahren (BISR), Siliziumdiagnose und Ertragssteigerung.
  • Erfahrung in der Zusammenarbeit mit externen DFT-Implementierungspartnern oder der Steuerung ausgelagerter Arbeitsergebnisse.
  • Erfahrung mit KI-Beschleunigern, speicherintensiven Architekturen oder unkonventionellen Computersystemen.
  • Erfahrung mit KI-gestützten oder agentischen Tools zur Automatisierung von Abläufen für Siliziumdesign und -verifikation.

Zusatzleistungen

  • Arbeitgeber mit Chancengleichheit.
  • Inklusives Arbeitsumfeld, das sich für Vielfalt einsetzt.
  • Angemessene Vorkehrungen für Menschen mit Behinderungen sind verfügbar.

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