高级 DFT 硬件工程师
负责 Normal Computing 物理启发型 ASIC 的可测试性设计，涵盖扫描、ATPG、MBIST 和硅片测试能力。 主导 DFT 架构、验证、量产准备及流片工作。
描述
- 负责新一代物理启发型 ASIC 的 DFT 架构与实现，覆盖早期 RTL、流片及硅片初始调试阶段。
- 制定扫描、ATPG、MBIST 和边界扫描策略。
- 开发芯片级 DFT 架构，涵盖扫描插入与压缩、ATPG、MBIST、边界扫描/JTAG 及测试访问基础设施。
- 协调 RTL、综合和物理设计阶段的 DFT 插入与集成。
- 主导 DFT 验证、测试向量生成、故障覆盖率分析、测试模式验证及流片签核。
- 向制造合作伙伴提供可用于量产的测试向量及相关资料，包括 ATE 集成、初始调试和故障诊断文档。
- 使用行业标准 EDA 工具构建可扩展的 DFT 流程、自动化工具和实践方法。
- 制定技术要求，监督外包 DFT 工作，并评估外部合作伙伴的交付成果。
- 与 RTL、验证、物理设计、硅片产品工程、制造及外部合作伙伴团队协作。
任职要求
- 至少七年复杂 ASIC 或 SoC 的 DFT 实施经验，并参与成功流片项目。
- 熟练实践扫描插入、ATPG、扫描压缩、故障覆盖率分析和测试向量生成。
- 具备 MBIST、边界扫描/JTAG 以及 RTL 和门级设计 DFT 集成的实践经验。
- 熟练使用 Siemens Tessent、Synopsys TestMAX 或 Cadence Modus。
- 扎实掌握 RTL 设计、综合、静态时序分析及物理设计相关考量。
- 具备交付制造测试向量的经验，并曾与硅片产品工程或 ATE 团队合作。
- 具备较强的 Python、Tcl 或类似语言脚本编写能力。
- 能够独立负责 DFT 架构、主导跨职能技术决策，并与设计、验证和产品工程团队有效沟通。
- 具备从零开始为新 ASIC 项目创建 DFT 架构和方法的经验。
- 熟悉 IEEE 1500、IEEE 1687（IJTAG）、分层 DFT 及先进扫描压缩技术。
- 具备存储器冗余、内建自修复（BISR）、硅片诊断及良率提升经验。
- 具备与外部 DFT 实施合作伙伴合作或管理外包交付成果的经验。
- 接触过 AI 加速器、大容量存储器架构或非常规计算系统。
- 具备使用 AI 辅助或智能体工具自动化硅片设计和验证流程的经验。
福利待遇
- 提供平等就业机会。
- 致力于多元化的包容性工作环境。
- 为残障人士提供合理便利。
