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ASIC封装信号与电源完整性工程师
在思科从事ASIC封装与互连设计、仿真和验证，开发新一代高速网络硬件。 重点关注先进封装中的信号完整性与电源完整性。
描述
- 制定并编写超高速信号的设计规则。
- 实现产品在功耗、性能和面积方面的目标。
- 分析封装基板中的信号完整性与电源完整性。
- 与版图团队合作，优化中介层、基板和PCB设计。
- 开发并编写ASIC封装方案，以支持大批量、高质量生产。
- 执行布局后提取并编制报告。
- 与系统合作伙伴、供应商和设计负责人协调合作。
- 运用先进工艺设计规则解决复杂技术问题。
- 为思科平台定义、设计并验证新一代ASIC封装。
任职要求
- 电气工程学士学位及4年以上相关信号与电源完整性经验；或硕士学位及2年以上经验；或博士学位及0年以上经验；也接受相关领域的同等工作经验。
- 了解高速设计原理，包括传输线理论、电磁学、散射参数和阻抗网络分析。
- 具备将高速设计原理应用于56G PAM4 SerDes架构、通道建模和误码率（BER）预测的经验。
- 具备使用Cadence Sigrity、Ansys HFSS和Keysight ADS进行布局前及布局后信号与电源完整性仿真的经验。
- 具备使用Cadence APD和Ansys EM流程审查版图并验证物理设计的经验。
- 具备使用SPICE进行电路级分析、信号建模和性能验证的经验。
- 能够通过书面和口头方式向不同受众讲解技术概念。
- 具备HBM或高速存储器接口信号与电源完整性经验者优先。
- 具备UCIe或专有芯片间接口经验者优先。
- 具备CoWoS、EMIB和基于中介层设计等先进封装经验者优先。
- 具备矢量网络分析经验者优先。
- 具备IBIS经验者优先。
福利待遇
- 医疗、牙科和视力保险。
- 含思科配比缴款的401(k)计划。
- 带薪育儿假。
- 短期和长期伤残保险。
- 基本人寿保险。
- 可能提供思科限制性股票单位（RSU）授予，需持续任职方可归属。
- 每个完整日历年度10天带薪假日。
- 非豁免员工可享1天浮动假日。
- 员工生日当天享1天带薪休假。
- 年底带薪假期停工休假。
- 4天带薪个人健康休假。
- 非豁免员工每个完整日历年度享16天带薪年假。
- 符合条件的豁免员工可享无固定上限的灵活休假。
- 入职日及此后每年1月1日获得80小时病假。
- 每年最多可结转80小时未使用的病假。
- 因紧急或重大家庭需求可享额外带薪休假。
- 每个完整日历年度可选择享受10天带薪志愿服务假。
- 非销售岗位可能提供年度奖金。
