FPGA 硬件工程师
将受物理学启发的 ASIC 设计转化为 AI 与半导体基础设施的实际硬件，负责 RTL 实现、PCIe 验证、FPGA 原型开发和芯片 bring-up。 贯穿 FPGA 项目生命周期，与硅片、EDA 和研究团队紧密协作。
描述
- 负责为流片前 RTL 验证和软件开发遴选、采购并启动 FPGA 原型平台。
- 将复杂 ASIC RTL 适配到 FPGA 目标平台，包括多时钟架构、CDC 桥接和高密度设计的时序收敛。
- 集成内部设计以及第三方和供应商 IP。
- 指导团队使用 AMD/Xilinx 生态系统，包括 Vivado IP Integrator、收发器和内存控制器。
- 设计、实现并验证高速 I/O，尤其是用于标准服务器加速卡的 PCIe。
- 构建基于 FPGA 的测试设计，用于芯片 bring-up、器件特性分析和自动化测试环境。
- 开发 Python 和 C++ 硬件抽象软件、寄存器映射生成工具，以及自动化构建和回归工作流。
- 在实验室使用 ILA/Vivado Analyzer、示波器、逻辑分析仪以及 BER 和眼图分析，诊断时序和功能问题。
- 在 FPGA 项目全生命周期中，每天与硅片、EDA 和研究团队协作。
任职要求
- 具备将 FPGA 设计从 RTL 推进到时序收敛并完成硬件验证的行业经验。
- 精通用于综合的 SystemVerilog 和/或 VHDL。
- 熟练使用 Xilinx Vivado，包括综合、布局布线、时序收敛和 IP Catalog。
- 具备实现和调试 PCIe、AXI/AHB、SPI、UART、JTAG 及其他常见接口的实践经验。
- 具备扎实的 Python 技能，能够用于自动化、测试和构建工具开发。
- 具备扎实的板级 bring-up 能力和动手实验室调试技能。
- 能够独立工作、快速适应，并解决涉及硬件、软件和物理学的模糊问题。
- 具备 Cocotb 或 UVM 等验证框架经验者优先。
- 具备将机器学习模型部署到 FPGA，或构建实时亚微秒级信号处理流水线的经验者优先。
- 具备混合信号 ASIC 经验者优先。
- 具备 SERDES 调优经验和信号完整性基础知识者优先。
- 具备使用 GitLab CI 和基于 Docker 的构建与测试工作流开展硬件 CI/CD 的经验者优先。
福利待遇
- 股权。
- 提供平等就业机会，致力于多元化与包容性。
- 为残障人士提供合理便利。
