LogoFresh Jobs Ahead
Normal Computing
Normal Computing
51 – 200 Medarbejdere
De tilgængelige profiloplysninger angiver, at Normal Computing blev grundlagt i 2022, men beskriver ikke virksomhedens produkter, tjenester, branche eller ansættelseskontekst. Der er brug for flere virksomhedsspecifikke oplysninger for at give jobsøgende et brugbart overblik.
LinkedIn
Job i virksomheden

FPGA-hardwareingeniør

Gør fysikinspirerede ASIC-designs til virkelighed for AI og halvlederinfrastruktur. Få ansvar for RTL-implementering, PCIe-validering, FPGA-prototyper og opstart af silicium.

USUSACACalifornienNYNew York
250.000 $ – 340.000 $ / år
HybridFuldtidMellemniveauSeniorPåkrævet Sprog: engelskHardwareingeniør
C++DockerPython

Beskrivelse

  • Lede udvælgelse, indkøb og opstart af FPGA-prototypeplatforme til RTL-validering før siliciumproduktion og softwareudvikling.
  • Tilpasse kompleks ASIC-RTL til FPGA-mål, herunder arkitekturer med flere clockdomæner, CDC-broer og timing closure i tætte designs.
  • Integrere interne designs med IP fra tredjeparter og leverandører.
  • Vejlede i brugen af AMD/Xilinx-økosystemet, herunder Vivado IP Integrator, transceivere og hukommelsescontrollere.
  • Designe, implementere og validere højhastigheds-I/O, især PCIe til acceleratorer i standardservere.
  • Bygge FPGA-baserede testdesigns til opstart af silicium, enhedskarakterisering og automatiserede testmiljøer.
  • Udvikle hardwareabstraktionssoftware i Python og C++, generering af registerkort samt automatiserede build- og regressionsforløb.
  • Diagnosticere timing- og funktionsproblemer i laboratoriet med ILA/Vivado Analyzer, oscilloskoper, logikanalysatorer samt BER- og øjediagramkarakterisering.
  • Samarbejde dagligt med silicium-, EDA- og forskningsteams gennem hele FPGA-livscyklussen.

Krav

  • Dokumenteret brancheerfaring med at føre FPGA-designs fra RTL gennem timing closure til valideret hardware.
  • Ekspertviden om SystemVerilog og/eller VHDL til syntese.
  • Stærke kompetencer i Xilinx Vivado, herunder syntese, placering og routing, timing closure og IP-kataloget.
  • Praktisk erfaring med implementering og fejlfinding af PCIe, AXI/AHB, SPI, UART, JTAG og andre almindelige grænseflader.
  • Stærke Python-kompetencer inden for automatisering, test og buildværktøjer.
  • Stærke kompetencer inden for opstart på kortniveau og praktisk laboratoriefejlfinding.
  • Evne til at arbejde selvstændigt, tilpasse sig hurtigt og løse uklare problemer på tværs af hardware, software og fysik.
  • Erfaring med verifikationsframeworks som Cocotb eller UVM er en fordel.
  • Erfaring med at implementere maskinlæringsmodeller på FPGA'er eller bygge realtidsforløb til signalbehandling under et mikrosekund er en fordel.
  • Erfaring med mixed-signal-ASIC er en fordel.
  • Kendskab til SERDES-tuning og grundlæggende signalintegritet er en fordel.
  • Erfaring med CI/CD til hardware med GitLab CI og Docker-baserede build- og testforløb er en fordel.

Fordele

  • Aktieandele.
  • En arbejdsgiver med lige muligheder, der er engageret i mangfoldighed og inklusion.
  • Rimelige tilpasninger for personer med handicap.

Relaterede job