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Normal Computing
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Empleos de la empresa

Ingeniero sénior de hardware DFT

Lidera el diseño para pruebas de ASIC inspirados en la física de Normal Computing, incluidos scan, ATPG, MBIST y testabilidad del silicio. Impulsa la arquitectura DFT, la verificación, la preparación para fabricación y el tapeout.

USEstados UnidosCACaliforniaHíbridoTiempo completoSeniorLíderIdioma Obligatorio: inglésIngeniero de hardware
Python

Descripción

  • Lidera la arquitectura y la implementación de DFT para ASIC de nueva generación inspirados en la física, desde las primeras etapas de RTL hasta el tapeout y la puesta en marcha del silicio.
  • Define las estrategias de scan, ATPG, MBIST y boundary scan.
  • Desarrolla la arquitectura DFT a nivel de chip, que abarca la inserción y compresión de scan, ATPG, MBIST, boundary scan/JTAG e infraestructura de acceso de prueba.
  • Coordina la inserción e integración de DFT en RTL, síntesis y diseño físico.
  • Lidera la verificación de DFT, la generación de patrones, el análisis de cobertura de fallos, la validación de modos de prueba y la aprobación final hasta el tapeout.
  • Proporciona a los socios de fabricación patrones de prueba y documentación listos para producción, incluida la integración con ATE, la puesta en marcha y la documentación de diagnóstico.
  • Desarrolla flujos de DFT escalables, automatización y prácticas con herramientas EDA estándar del sector.
  • Define requisitos técnicos, supervisa el trabajo de DFT contratado y evalúa los entregables de socios externos.
  • Colabora con equipos de RTL, verificación, diseño físico, ingeniería de producto de silicio, fabricación y socios externos.

Requisitos

  • Al menos siete años de experiencia implementando DFT para ASIC o SoC complejos, incluidos tapeouts exitosos.
  • Dominio práctico de la inserción de scan, ATPG, compresión de scan, análisis de cobertura de fallos y generación de patrones de prueba.
  • Experiencia demostrable con MBIST, boundary scan/JTAG e integración de DFT en diseños RTL y a nivel de puertas.
  • Dominio de Siemens Tessent, Synopsys TestMAX o Cadence Modus.
  • Sólidos conocimientos de diseño RTL, síntesis, análisis de temporización estática y consideraciones de diseño físico.
  • Experiencia en la entrega de patrones de prueba de fabricación y en el trabajo con equipos de ingeniería de producto de silicio o ATE.
  • Gran capacidad para crear scripts en Python, Tcl o lenguajes similares.
  • Capacidad para asumir de forma autónoma la arquitectura DFT, liderar decisiones técnicas multifuncionales y comunicarse con equipos de diseño, verificación e ingeniería de producto.
  • Experiencia en crear desde cero la arquitectura y metodología DFT para un nuevo programa ASIC.
  • Familiaridad con IEEE 1500, IEEE 1687 (IJTAG), DFT jerárquico y técnicas avanzadas de compresión de scan.
  • Experiencia con redundancia de memoria, autorreparación integrada (BISR), diagnóstico de silicio y mejora del rendimiento de fabricación.
  • Experiencia trabajando con socios externos de implementación de DFT o gestionando entregables subcontratados.
  • Conocimientos de aceleradores de IA, arquitecturas con uso intensivo de memoria o sistemas de computación no convencionales.
  • Experiencia con herramientas asistidas por IA o agénticas para automatizar flujos de diseño y verificación de silicio.

Beneficios

  • Empleador que ofrece igualdad de oportunidades.
  • Entorno de trabajo inclusivo y comprometido con la diversidad.
  • Se ofrecen adaptaciones razonables para personas con discapacidad.

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