シニアDFTハードウェアエンジニア
Normal Computingの物理着想型ASICを対象に、スキャン、ATPG、MBIST、シリコンのテスト容易化を担当します。 DFTアーキテクチャ、検証、量産準備、テープアウトを主導します。
仕事内容
- 次世代の物理着想型ASICについて、初期RTLからテープアウト、シリコンの立ち上げまでDFTアーキテクチャと実装を主導します。
- スキャン、ATPG、MBIST、バウンダリスキャンの方針を策定します。
- スキャン挿入と圧縮、ATPG、MBIST、バウンダリスキャン/JTAG、テストアクセス基盤を含むチップレベルのDFTアーキテクチャを開発します。
- RTL、論理合成、物理設計におけるDFT挿入と統合を調整します。
- DFT検証、パターン生成、故障カバレッジ分析、テストモード検証、テープアウトまでのサインオフを主導します。
- 製造パートナーに、ATE統合、立ち上げ、診断資料を含む量産対応のテストパターンと関連資料を提供します。
- 業界標準のEDAツールを用いて、拡張性のあるDFTフロー、自動化、実践手法を構築します。
- 技術要件を定め、委託DFT作業を監督し、外部パートナーの成果物を評価します。
- RTL、検証、物理設計、シリコン製品エンジニアリング、製造、外部パートナーの各チームと連携します。
応募要件
- 複雑なASICまたはSoCのDFT実装経験が7年以上あり、テープアウトの成功実績があること。
- スキャン挿入、ATPG、スキャン圧縮、故障カバレッジ分析、テストパターン生成の実務能力。
- MBIST、バウンダリスキャン/JTAG、およびRTL設計からゲートレベル設計までのDFT統合経験。
- Siemens Tessent、Synopsys TestMAX、またはCadence Modusの使用能力。
- RTL設計、論理合成、静的タイミング解析、物理設計上の考慮事項に関する確かな知識。
- 製造テストパターンの納入経験があり、シリコン製品エンジニアリングまたはATEチームと連携した経験。
- Python、Tcl、または同等の言語による高いスクリプト作成能力。
- DFTアーキテクチャを自立して担当し、部門横断の技術判断を主導し、設計、検証、製品エンジニアリングの各チームと意思疎通できること。
- 新規ASICプログラム向けにDFTアーキテクチャと手法をゼロから構築した経験。
- IEEE 1500、IEEE 1687（IJTAG）、階層型DFT、高度なスキャン圧縮技術に関する知識。
- メモリ冗長化、組み込み自己修復（BISR）、シリコン診断、歩留まり改善の経験。
- 外部DFT実装パートナーとの協業、または委託成果物の管理経験。
- AIアクセラレーター、メモリ集約型アーキテクチャ、または従来とは異なるコンピューティングシステムに関する知識や経験。
- AI支援ツールまたはエージェント型ツールを使用し、シリコン設計や検証のワークフローを自動化した経験。
福利厚生
- 機会均等雇用主です。
- 多様性を尊重するインクルーシブな職場環境です。
- 障害のある方には合理的配慮を提供します。
