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Normal Computing
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51 – 200 Dipendenti
Le informazioni disponibili sul profilo identificano Normal Computing come un'azienda fondata nel 2022, ma non descrivono i suoi prodotti, servizi, settore o contesto di assunzione. Servono maggiori dettagli specifici sull'azienda per offrire una presentazione utile a chi cerca lavoro.
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Offerte dell’azienda

Ingegnere hardware DFT senior

Guida il design for test degli ASIC ispirati alla fisica di Normal Computing, includendo scan, ATPG, MBIST e testabilità del silicio. Definisce l’architettura DFT, la verifica, la preparazione alla produzione e il tapeout.

USStati UnitiCACaliforniaIbridoTempo pienoSeniorLeadLingua Richiesta: ingleseIngegnere hardware
Python

Descrizione

  • Guida l’architettura e l’implementazione DFT per ASIC di nuova generazione ispirati alla fisica, dalle prime fasi RTL fino al tapeout e all’avvio del silicio.
  • Definisce le strategie di scan, ATPG, MBIST e boundary scan.
  • Sviluppa l’architettura DFT a livello di chip, includendo inserimento e compressione scan, ATPG, MBIST, boundary scan/JTAG e infrastruttura di accesso ai test.
  • Coordina l’inserimento e l’integrazione DFT tra RTL, sintesi e progettazione fisica.
  • Guida la verifica DFT, la generazione di pattern, l’analisi della copertura dei guasti, la convalida delle modalità di test e la validazione finale fino al tapeout.
  • Fornisce ai partner di produzione pattern di test e documentazione pronti per la produzione, compresi integrazione ATE, avvio e documentazione diagnostica.
  • Crea flussi DFT scalabili, automazione e pratiche con strumenti EDA standard del settore.
  • Definisce i requisiti tecnici, supervisiona il lavoro DFT affidato a terzi e valuta i risultati dei partner esterni.
  • Collabora con i team RTL, verifica, progettazione fisica, ingegneria di prodotto del silicio, produzione e partner esterni.

Requisiti

  • Almeno sette anni di esperienza nell’implementazione DFT per ASIC o SoC complessi, con tapeout completati con successo.
  • Solida esperienza pratica nell’inserimento scan, ATPG, compressione scan, analisi della copertura dei guasti e generazione di pattern di test.
  • Esperienza comprovata con MBIST, boundary scan/JTAG e integrazione DFT in progetti RTL e a livello di gate.
  • Padronanza di Siemens Tessent, Synopsys TestMAX o Cadence Modus.
  • Buona conoscenza di progettazione RTL, sintesi, analisi statica dei tempi e aspetti della progettazione fisica.
  • Esperienza nella fornitura di pattern di test per la produzione e nella collaborazione con team di ingegneria di prodotto del silicio o ATE.
  • Ottime capacità di scripting in Python, Tcl o linguaggi simili.
  • Capacità di gestire in autonomia l’architettura DFT, guidare decisioni tecniche interfunzionali e comunicare con i team di progettazione, verifica e ingegneria di prodotto.
  • Esperienza nella creazione da zero dell’architettura e della metodologia DFT per un nuovo programma ASIC.
  • Familiarità con IEEE 1500, IEEE 1687 (IJTAG), DFT gerarchico e tecniche avanzate di compressione scan.
  • Esperienza con ridondanza della memoria, autoriparazione integrata (BISR), diagnosi del silicio e miglioramento della resa produttiva.
  • Esperienza con partner esterni per l’implementazione DFT o nella gestione di risultati affidati in outsourcing.
  • Conoscenza di acceleratori IA, architetture ad alto uso di memoria o sistemi di calcolo non convenzionali.
  • Esperienza nell’uso di strumenti assistiti dall’IA o agentici per automatizzare i flussi di progettazione e verifica del silicio.

Benefit

  • Datore di lavoro che garantisce pari opportunità.
  • Ambiente di lavoro inclusivo e impegnato nella diversità.
  • Sono disponibili accomodamenti ragionevoli per le persone con disabilità.

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