시니어 DFT 하드웨어 엔지니어
Normal Computing의 물리학 기반 ASIC을 대상으로 스캔, ATPG, MBIST 및 실리콘 테스트 용이성 설계를 담당합니다. DFT 아키텍처, 검증, 양산 준비 및 테이프아웃을 주도합니다.
설명
- 차세대 물리학 기반 ASIC의 초기 RTL부터 테이프아웃과 실리콘 초기 구동까지 DFT 아키텍처와 구현을 주도합니다.
- 스캔, ATPG, MBIST 및 경계 스캔 전략을 수립합니다.
- 스캔 삽입 및 압축, ATPG, MBIST, 경계 스캔/JTAG, 테스트 액세스 인프라를 아우르는 칩 수준 DFT 아키텍처를 개발합니다.
- RTL, 합성 및 물리 설계 전반의 DFT 삽입과 통합을 조율합니다.
- DFT 검증, 패턴 생성, 고장 커버리지 분석, 테스트 모드 검증 및 테이프아웃까지의 사인오프를 주도합니다.
- ATE 통합, 초기 구동 및 진단 문서를 포함해 양산에 바로 사용할 수 있는 테스트 패턴과 자료를 제조 파트너에 제공합니다.
- 업계 표준 EDA 도구를 사용해 확장 가능한 DFT 흐름, 자동화 및 실무 방식을 구축합니다.
- 기술 요구사항을 수립하고 외주 DFT 작업을 감독하며 외부 파트너의 결과물을 평가합니다.
- RTL, 검증, 물리 설계, 실리콘 제품 엔지니어링, 제조 및 외부 파트너 팀과 협업합니다.
지원 자격
- 복잡한 ASIC 또는 SoC의 DFT 구현 경력 7년 이상 및 성공적인 테이프아웃 경험.
- 스캔 삽입, ATPG, 스캔 압축, 고장 커버리지 분석 및 테스트 패턴 생성에 대한 실무 역량.
- MBIST, 경계 스캔/JTAG, RTL 및 게이트 수준 설계 전반의 DFT 통합 경험.
- Siemens Tessent, Synopsys TestMAX 또는 Cadence Modus 활용 능력.
- RTL 설계, 합성, 정적 타이밍 분석 및 물리 설계 고려사항에 대한 탄탄한 지식.
- 제조 테스트 패턴 제공 경험과 실리콘 제품 엔지니어링 또는 ATE 팀 협업 경험.
- Python, Tcl 또는 유사 언어를 사용한 우수한 스크립팅 역량.
- DFT 아키텍처를 독립적으로 맡고, 부서 간 기술적 의사결정을 이끌며 설계, 검증 및 제품 엔지니어링 팀과 소통할 수 있는 능력.
- 신규 ASIC 프로그램의 DFT 아키텍처와 방법론을 처음부터 구축한 경험.
- IEEE 1500, IEEE 1687(IJTAG), 계층형 DFT 및 고급 스캔 압축 기법에 대한 지식.
- 메모리 중복 구성, 내장 자체 수리(BISR), 실리콘 진단 및 수율 개선 경험.
- 외부 DFT 구현 파트너와 협업하거나 외주 결과물을 관리한 경험.
- AI 가속기, 메모리 집약형 아키텍처 또는 기존과 다른 컴퓨팅 시스템 관련 경험.
- AI 지원 도구 또는 에이전트형 도구를 활용해 실리콘 설계 및 검증 워크플로를 자동화한 경험.
복리후생
- 균등한 고용 기회를 제공합니다.
- 다양성을 존중하는 포용적인 근무 환경을 지향합니다.
- 장애가 있는 분에게 합리적인 편의를 제공합니다.
