硬體工程師，效能建模
為 Normal Computing 受物理啟發的 AI ASIC 建立交易層級效能模型。 比較模型預測與 RTL、FPGA 及合成結果，為硬體架構決策提供依據。
說明
- 使用 SystemC、C++ 或 Python 開發並維護計算磚、記憶體階層及互連的近似週期精確交易層級模型。
- 結合交易層級模型（TLM）、RTL 結果及實體設計資料，校準延遲、頻寬、能耗、使用率和佔用率參數，以預測端對端 AI 工作負載表現。
- 將 TLM 作為設計驗證參考模型，提供交易層級記分板和效能檢查。
- 與設計驗證（DV）及 RTL 團隊合作，確認 RTL 行為並確保 TLM 與其一致。
- 依據硬體藍圖安排建模工作。
- 研究緩衝區大小、介面寬度、排程政策及匯流排設定對效能的影響。
- 根據建模結果，向架構和硬體團隊提出變更建議。
- 比較 TLM 結果與 RTL、FPGA 原型及合成結果。
- 與架構、硬體設計及 DV 團隊合作，完善端對端系統。
職位要求
- 在大型半導體公司具備至少五年效能建模經驗。
- 能夠理解架構並將其轉化為高效率的建模程式碼。
- 熟悉多種建模技術和程式語言。
- 具備優秀的書面與口語溝通能力。
- 具備 AI 加速硬體經驗者尤佳。
- 具備 AccelForge、Timeloop/Accelergy、CACTI、McPAT 或 gem6 等架構層級建模及成本工具經驗者尤佳。
- 具備設計驗證方法經驗者尤佳。
- 具備在開發工作流程中實際使用大型語言模型（LLM）或代理工具的經驗者尤佳。
- 接觸過類比、混合訊號或非傳統運算領域者尤佳。
- 具備 LPDDR、HBM、DDR 等記憶體介面及其他 I/O 經驗者尤佳。
福利待遇
- 我們是致力於多元與共融的平等機會雇主。
- 可為身心障礙人士提供合理便利。
