Directeur de la conception physique et responsable de puce

Texas Sur site Temps plein Senior Langue Requise : anglais Directeur artistique

Californie

Node.js Perl Python

Description

Diriger les équipes de conception physique et de conception pour test sur des projets SoC clients complexes, du RTL ou netlist jusqu’au GDS.
Collaborer directement avec les clients tout au long de chaque projet, du lancement à la livraison finale du GDS.
Prendre des décisions techniques, résoudre les compromis de conception et développer des solutions répondant aux objectifs de PPA et de calendrier des clients.
Conseiller les clients sur les procédés de fonderie, les nœuds technologiques, les bibliothèques et les compilateurs de mémoire appropriés.
Définir des critères de sign-off conciliant les fonctionnalités du produit et le coût d’implémentation.
Travailler avec les équipes internes de Cadence sur les présentations techniques et l’avancement des initiatives internes en IA.
Coordonner les équipes RTL et synthèse du client ou les équipes internes afin d’atteindre les indicateurs clés avant le jalon de la phase de conception physique.
Collaborer avec la R&D des outils Cadence pour améliorer les outils et les méthodologies d’implémentation.
Capitaliser sur les bonnes pratiques et les enseignements tirés, puis les partager afin d’accroître l’efficacité, la réussite des projets et l’adoption de l’IA.

Exigences

Au moins 15 ans d’expérience professionnelle en conception physique.
Diplôme de licence en informatique, en génie informatique, en génie électrique ou dans une discipline connexe.
Solide compréhension de la conception numérique et des fondamentaux des semi-conducteurs, ainsi que de l’analyse statique du timing et des contraintes de timing.
Expérience pratique des flux d’implémentation numérique de circuits intégrés et des outils EDA backend, notamment le placement-routage, la synthèse de l’arbre d’horloge, l’analyse de chute IR, le timing backend et la clôture de la puissance.
Capacité démontrée à mener à bien la clôture de conception de projets de puces au niveau supérieur.
Expertise en optimisation du PPA et en équilibrage des performances, de la puissance et de la surface face à des objectifs de conception exigeants.
Expérience des nœuds de processus avancés de 7 nm ou moins.
Maîtrise de langages de script tels que Tcl, Perl ou Python.
Solides aptitudes en communication avec les clients et en résolution de problèmes.
Engagement envers l’apprentissage continu et l’élargissement de l’expertise technique.
Expérience dans la création de partenariats techniques efficaces avec les équipes RTL, DFT, CAD et bibliothèques.
Préféré : Master en informatique, en génie informatique, en génie électrique ou dans une discipline connexe.
Préféré : Expérience des flux EDA frontend et d’implémentation numérique de circuits intégrés, notamment la synthèse, le DFT et la vérification de l’équivalence logique.
Préféré : Expérience des outils Cadence tels que Genus, Innovus, Conformal, Tempus ou Modus, ou d’outils comparables tels qu’ICC, ICC2, DC ou PrimeTime.
Préféré : Expérience des nœuds de processus avancés de 5 nm ou moins.
Préféré : Expertise dans des domaines tels que les CPU, les GPU, les moteurs d’IA, les réseaux sur puce ou les interfaces haut débit.
Préféré : Expérience de la conception de circuits intégrés 3D.

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