資深 FPGA 工程師——高速數位設計（混合辦公，瑞士）
支援 PHY 與 SerDes IP 的 FPGA 原型開發、驗證及實驗室啟動除錯。 協助開發高速連線解決方案，強化數位工程開發環境。
說明
- 開發用於高速 PHY 與 SerDes 數位設計的 FPGA 原型
- 協助在實驗室驗證並啟動除錯裝置與 FPGA
- 與韌體、數位設計、驗證及實驗室團隊合作
- 協助進行設計驗證、測試與技術問題排查
- 改善開發與驗證工具及環境
職位要求
- 至少具備 10 年 FPGA 設計與原型開發經驗
- 具備為多千兆串列與平行資料鏈路收發器設計及開發 FPGA 模組的豐富經驗
- 具備進階 RTL 編碼能力，最好熟悉 SystemVerilog
- 使用業界標準 FPGA 工具進行設計、模擬與驗證
- 能使用 Python 或其他指令碼語言進行設計驗證與工具設定
- 在 FPGA 設計、驗證與確認方面擁有扎實的技術基礎
- 具備高速數位模組開發經驗
- 了解高速介面或 PCS 者佳
- 了解既有的驗證方法
- 具備 UVM 經驗者佳
- 具備出色的分析、溝通與協作能力
福利待遇
- 可享有彈性的聘僱安排
- 初始混合辦公階段結束後可遠端工作
- 前兩週採每週三天到辦公室、兩天遠端工作的安排
- 在為期三個月的任務期間，可選擇持續採混合辦公模式