高级 FPGA 工程师——高速数字设计（混合办公，瑞士）
支持 PHY 和 SerDes IP 的 FPGA 原型开发、验证与实验室启动调试。 协助开发高速连接解决方案，提升数字工程开发环境。
描述
- 开发用于高速 PHY 和 SerDes 数字设计的 FPGA 原型
- 协助在实验室中验证并启动调试器件和 FPGA
- 与固件、数字设计、验证及实验室团队协作
- 协助开展设计验证、测试和技术问题排查
- 改进开发与验证工具及环境
任职要求
- 至少具备 10 年 FPGA 设计与原型开发经验
- 具备为多千兆串行和并行数据链路收发器设计并开发 FPGA 模块的丰富经验
- 具备高级 RTL 编码能力，最好熟悉 SystemVerilog
- 使用行业标准 FPGA 工具进行设计、仿真和验证
- 能够使用 Python 或其他脚本语言开展设计验证和工具配置
- 在 FPGA 设计、验证与确认方面拥有扎实的技术基础
- 具备高速数字模块开发经验
- 了解高速接口或 PCS 者优先
- 理解成熟的验证方法
- 具备 UVM 经验者优先
- 具备出色的分析、沟通与协作能力
福利待遇
- 可享受灵活的雇佣安排
- 初始混合办公阶段结束后可远程工作
- 前两周采用每周三天现场办公、两天远程办公的安排
- 在为期三个月的任务期间可选择继续混合办公