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Normal Computing
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51 – 200 Dipendenti
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Architetto della memoria

In Normal Computing, trasforma i concetti di Thermo In-Memory Computing in silicio per l’inferenza IA. Progetta architetture di memoria, interfacce, modelli e tapeout di chip di test.

USStati UnitiCACaliforniaIbridoTempo pienoIntermedioSeniorLingua Richiesta: ingleseArchitetto
C++Python

Descrizione

  • Porta i concetti di Thermo In-Memory Computing dalla teoria al silicio.
  • Riprogetta i percorsi di accesso alla memoria, l’organizzazione degli array e la microarchitettura per coordinare le operazioni di memoria con il calcolo ad alte prestazioni.
  • Punta a miglioramenti da 100 a 1.000 volte nelle prestazioni di inferenza IA.
  • Riporta al direttore dell’ingegneria del silicio.
  • Collabora con scienziati, microarchitetti e ingegneri di progettazione fisica e analogica.
  • Sviluppa una libreria di celle standard che combina primitive di calcolo digitale con primitive di calcolo ThermoDRAM.
  • Trasforma le primitive di calcolo in un sistema di calcolo in memoria ad alte prestazioni.
  • Gestisce i rapporti tecnici con i principali produttori, dall’acquisizione dei PDK al tapeout dei chip di test e alla produzione del silicio.
  • Definisce l’architettura di elaborazione in memoria, i requisiti di memoria, i floorplan, i circuiti di lettura e scrittura e i decodificatori di righe e colonne.
  • Progetta datapath locali e globali, bus segmentati e reti di interconnessione sul chip.
  • Gestisce la distribuzione e i budget di potenza, i limiti termici, la ridondanza, l’ECC, la ritenzione e gli aspetti legati alla resa produttiva.
  • Gestisce l’accesso a PDK e fonderie, la valutazione delle regole di progettazione, la pianificazione dei tapeout shuttle, i contenuti dei chip di test, le tempistiche e l’avvio.
  • Collabora con gli ingegneri analogici sulle librerie di dispositivi primitivi e definisce i requisiti architetturali di prestazione.
  • Definisce interfacce di memoria personalizzate, tra cui SERDES, PCIe, Ethernet, DDR5, LP6 o interfacce di classe HBM.
  • Supervisiona modelli SPICE, analitici e a livello di ciclo per prestazioni, potenza e resa produttiva.
  • Collabora con ingegneri delle prestazioni e del machine learning per convalidare i miglioramenti a livello di carico di lavoro.

Requisiti

  • Ampia esperienza nell’architettura di memoria o nella progettazione di circuiti presso un produttore di memorie o un’azienda di calcolo specializzata in memoria.
  • Conoscenza approfondita delle celle SRAM 1T, 3T, 6T e 8T; delle bitcell DRAM; della capacità; del rilevamento; delle operazioni di lettura e scrittura; della temporizzazione del core; della ritenzione e dell’affidabilità.
  • Esperienza pratica con memoria embedded o tecnologia di memoria ad accesso casuale e PDK.
  • Esperienza nello sviluppo di chip di test per la memoria fino al tapeout.
  • Capacità di collegare il comportamento dei circuiti a livello SPICE ai modelli architetturali di prestazioni e potenza.
  • Solide basi di programmazione in Python, C, C++ o un altro linguaggio per modellazione e previsione delle prestazioni.
  • Esperienza con RTL e SystemVerilog.
  • Esperienza con le tipologie di interfaccia di memoria.
  • Eccellenti capacità di comunicazione scritta e verbale.

Benefit

  • L’azienda garantisce pari opportunità e si impegna per la diversità e l’inclusione.
  • Sono disponibili accomodamenti ragionevoli per le persone con disabilità.
  • Si applicano tutele della privacy alle informazioni personali dei candidati relative all’impiego.

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