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信号与电源完整性技术负责人｜思科，圣何塞混合办公
负责思科先进 ASIC 封装与网络芯片的信号和电源完整性工程。 指导 SI/PI 设计、验证、封装架构及高性能系统技术团队。
描述
- 开发下一代 ASIC 的封装解决方案
- 管理思科硅封装信号与电源完整性团队
- 为思科平台定义、设计并验证 ASIC 封装
- 创建并实施超高速信号传输设计规则
- 平衡功耗、性能和面积目标
- 在基板层面评估信号与电源完整性
- 与布局团队合作开发中介层、基板和 PCB 解决方案
- 开发并记录适用于高产量、高质量生产的 ASIC 封装
- 完成布局后提取和性能报告
- 与系统合作伙伴、供应商和设计负责人合作，解决复杂技术问题
- 建立先进 ASIC 与封装开发的流程、方法和工具
- 参与芯片架构以及高性能 ASIC 的定义、架构和设计
- 评估复杂 IC 及模拟/混合信号电路设计
- 指导信号完整性团队成员和职业早期工程师
- 引导封装与硬件团队满足技术要求并实现创新成果
- 推动跨学科工程团队的设计评审、复盘和持续改进
任职要求
- 电气工程学士学位，并具备 10 年以上相关信号或电源完整性经验；硕士学位需具备 8 年以上经验；或博士学位需具备 5 年以上经验
- 具备从封装角度支持多个高速 ASIC 流片的经验
- 具备 56G PAM4 或更高速信号传输经验
- 具备高速 SerDes 架构经验
- 具备通道建模背景
- 具备预测误码率的经验
- 理解传输线理论和电磁学
- 深入了解散射参数和阻抗网络参数
- 具备使用 Keysight ADS、Ansys HFSS 或 EM 流程，以及 Cadence APD 进行布局评审的实际实验室经验
- 具备 SPICE 使用经验
- 有小型至中型团队技术领导经验者优先
- 有先进工艺节点经验者优先，包括 5nm、3nm 或更小节点
- 有 HBM 或高速内存接口信号完整性经验者优先
- 有芯片间接口经验者优先，例如 UCIe 或专有技术
- 有先进封装经验者优先，包括 CoWoS、EMIB 和基于中介层的设计
- 有 MATLAB 或 Python 脚本编写经验者优先
- 有 Raptor-X 使用经验者优先
- 有矢量网络分析经验者优先
- 有 IBIS 使用经验者优先
福利待遇
- 医疗、牙科和视力保险
- 包含思科匹配缴款的 401(k) 计划
- 带薪育儿假
- 短期和长期伤残保险
- 基本人寿保险
- 符合条件者可获得思科限制性股票单位
- 每个完整日历年十天带薪节假日
- 非豁免员工一天浮动假日
- 一天带薪生日假
- 带薪年末假期停工
- 四天带薪个人健康假
- 非豁免员工每个完整日历年十六天带薪年假
- 豁免员工可享灵活休假时间
- 入职时及每年 1 月 1 日提供 80 小时病假
- 最多可结转 80 小时未使用的病假
- 针对重大或紧急家庭情况的额外带薪休假
- 符合条件者每个完整日历年可选择十天带薪志愿者假
- 非销售岗位可根据思科政策获得年度奖金
- 接触全球行动者和专家网络的机会
- 职业成长与发展的机会
- 协作且富有同理心的团队环境