신호 및 전원 무결성 기술 리더|Cisco, 산호세 하이브리드
Cisco의 첨단 ASIC 패키징 및 네트워킹 실리콘을 위한 신호·전원 무결성 엔지니어링을 이끕니다. SI/PI 설계, 검증, 패키징 아키텍처와 고성능 시스템 기술 팀을 지도합니다.
설명
- 차세대 ASIC을 위한 패키징 솔루션 개발
- Cisco 실리콘 패키징 신호 및 전원 무결성 팀 관리
- Cisco 플랫폼용 ASIC 패키징 정의, 설계 및 검증
- 초고속 신호 전송을 위한 설계 규칙 수립 및 구현
- 전력, 성능, 면적 목표의 균형 조정
- 기판 수준에서 신호 및 전원 무결성 평가
- 레이아웃 팀과 협력하여 인터포저, 기판 및 PCB 솔루션 개발
- 대량·고품질 생산을 위한 ASIC 패키지 개발 및 문서화
- 레이아웃 후 추출 및 성능 보고 완료
- 시스템 파트너, 공급업체 및 설계 리더와 협력하여 복잡한 기술 문제 해결
- 첨단 ASIC 및 패키지 개발을 위한 프로세스, 방법론 및 도구 수립
- 칩 아키텍처와 고성능 ASIC의 정의, 아키텍처 및 설계에 기여
- 복잡한 IC 및 아날로그/혼합 신호 회로 설계 평가
- 신호 무결성 팀 구성원과 초기 경력 엔지니어 코칭
- 패키징 및 하드웨어 팀이 기술 요구사항과 혁신적 결과를 달성하도록 지도
- 다학제 엔지니어링 팀 전반의 설계 검토, 사후 분석 및 지속적 개선 추진
지원 자격
- 전기공학 학사 학위와 관련 신호 또는 전원 무결성 경력 10년 이상, 석사 학위는 8년 이상, 박사 학위는 5년 이상
- 패키징 관점에서 여러 고속 ASIC 테이프아웃을 지원한 경험
- 56G PAM4 이상 신호 전송 경험
- 고속 SerDes 아키텍처 경험
- 채널 모델링 배경
- 비트 오류율 예측 경험
- 전송선 이론 및 전자기학 이해
- 산란 및 임피던스 네트워크 파라미터에 대한 높은 수준의 지식
- Keysight ADS, Ansys HFSS 또는 EM 플로우, Cadence APD를 사용한 레이아웃 검토 실험실 실무 경험
- SPICE 경험
- 소규모에서 중간 규모 팀의 기술 리더십 경험 우대
- 5nm, 3nm 이하를 포함한 첨단 공정 노드 경험 우대
- HBM 또는 고속 메모리 인터페이스 신호 무결성 경험 우대
- UCIe 또는 독점 기술과 같은 다이 간 인터페이스 경험 우대
- CoWoS, EMIB 및 인터포저 기반 설계를 포함한 첨단 패키징 경험 우대
- MATLAB 또는 Python 스크립팅 경험 우대
- Raptor-X 경험 우대
- 벡터 네트워크 분석 경험 우대
- IBIS 경험 우대
복리후생
- 의료, 치과 및 안과 보장
- Cisco 매칭 기여금이 포함된 401(k) 플랜
- 유급 육아휴직
- 단기 및 장기 장애 보험
- 기본 생명보험
- 자격 요건 충족 시 Cisco 제한조건부 주식 단위 제공
- 매 완전한 역년 기준 유급 휴일 10일
- 비면제 직원 대상 플로팅 휴일 1일
- 유급 생일 휴가 1일
- 유급 연말 휴무
- 유급 개인 웰니스 휴가 4일
- 비면제 직원 대상 매 완전한 역년 유급 휴가 16일
- 면제 직원 대상 유연 휴가
- 입사 시 및 매년 1월 1일 병가 80시간 제공
- 사용하지 않은 병가 최대 80시간 이월 가능
- 중대하거나 긴급한 가족 상황을 위한 추가 유급 휴가
- 자격 요건 충족 시 매 완전한 역년 선택 가능한 유급 봉사 휴가 10일
- Cisco 정책에 따른 비영업 직군 연간 보너스
- 전 세계 실행자와 전문가 네트워크 이용 기회
- 전문적 성장 및 개발 기회
- 협력적이고 공감하는 팀 환경
