Analog Devices izstrādā un ražo analogās, jauktā signāla un digitālās signālu apstrādes integrālās shēmas prasīgiem lietojumiem automobiļu rūpniecībā, rūpnieciskajā automatizācijā, veselības aprūpē, sakaru nozarē un plaša patēriņa elektronikā. Uzņēmuma produktu klāstā ir GMSL tehnoloģija, kas nodrošina ātrdarbīgu savienojamību transportlīdzekļos un citās savienotās sistēmās. Uzņēmuma darbība aptver sensorus, signālu apstrādi un savienojamību, palīdzot nodrošināt viedas braukšanas platformas un augstas veiktspējas elektronikas izstrādājumus.
Projektēšanas verifikācijas asociētais inženieris, Dalasa, darbs klātienē
Pievienojieties uzņēmumam Analog Devices kā projektēšanas verifikācijas asociētais inženieris, pārbaudot digitālās, analogās un jauktā signāla integrālās shēmas. Veidojiet SystemVerilog testēšanas vides, analizējiet pārklājumu un automatizējiet simulācijas procesus.
Apraksts
- Palīdziet verificēt digitālās, analogās un jauktā signāla integrālās shēmas pirms nodošanas ražošanā
- Veidojiet un palaidiet SystemVerilog testēšanas vides, izmantojot pārbaudītas verifikācijas metodes
- Izstrādājiet un uzturiet funkcionālajā un pārklājumā balstītas verifikācijas vides
- Veidojiet mērķētus un ierobežoti nejaušinātus testus, lai pārbaudītu projektējuma funkcionalitāti un veiktspēju
- Analizējiet koda un funkcionālā pārklājuma rezultātus
- Izmeklējiet simulācijas kļūmes, interpretējiet verifikācijas datus un norādiet uz iespējamām projektējuma problēmām
- Sadarbojieties ar projektēšanas inženieriem, lai precizētu prasības un apstiprinātu ieviešanas pareizību
- Palīdziet sagatavot verifikācijas plānus un tehnisko dokumentāciju, kā arī piedalieties projektējuma pārbaudēs
- Izmantojiet skriptēšanu un automatizāciju, lai uzlabotu verifikācijas efektivitāti un produktivitāti
- Vajadzības gadījumā atbalstiet jauktā signāla simulāciju un uzvedības modelēšanu
- Sadarbojieties ar dažādu jomu inženieru komandām, lai piegādātu uzticamus pusvadītāju produktus
- Aptuveni 10 procenti darba laika būs jāvelta komandējumiem
Prasības
- SystemVerilog un digitālās verifikācijas pamatu zināšanas, tostarp testēšanas vides izveide un simulācijā balstīta validācija
- RTL projektēšanas principu izpratne un spēja novērtēt digitālās aparatūras ieviešanu
- Pārklājumā balstītas verifikācijas un strukturētu verifikācijas prakšu pārzināšana
- Pieredze vai akadēmiskās zināšanas Python, Perl vai Tcl izmantošanā automatizācijai un produktivitātes uzlabošanai
- Sakaru protokolu, piemēram, I2C, SPI, UART vai līdzīgu saskarņu, izpratne
- Spēja interpretēt simulācijas rezultātus, novērst kļūmes un risināt tehniskas problēmas
- Skaidras rakstiskās un mutiskās saziņas prasmes un spēja efektīvi sadarboties
- Vēlama bakalaura grāds elektrotehnikā, elektronikas inženierijā, datorinženierijā, datorzinātnē vai radniecīgā jomā
- 0–2 gadu pieredze digitālās projektēšanas verifikācijā vai radniecīgā inženierzinātņu jomā
- Jaunajiem absolventiem noderēs attiecīgi projekti, prakse vai studiju kursi digitālajā projektēšanā, verifikācijā vai pusvadītāju inženierijā
- UVM, ierobežoti nejaušinātas verifikācijas vai SystemVerilog Assertions pārzināšana ir priekšrocība
- Vēlama EDA simulācijas un atkļūdošanas rīku pārzināšana
- Pieredze jauktā signāla simulācijā, analogajā uzvedības modelēšanā vai objektorientētajā programmēšanā būs noderīga
- Lai piekļūtu noteiktiem tehniskajiem datiem, var būt nepieciešama atbilstība ASV eksporta kontroles prasībām
Priekšrocības
- Darbinieku programmas un atbalsta piedāvājumi
- Profesionālās izaugsmes un nepārtrauktas mācīšanās iespējas
- Ilgtspējai un nākotnei vērsta darba vietas prakse