Analog Devices kuria ir gamina analoginius, mišraus signalo bei skaitmeninio signalų apdorojimo integrinius grandynus, skirtus sudėtingoms taikymo sritims automobilių pramonėje, pramonės automatizavimo, sveikatos priežiūros, ryšių ir vartotojų elektronikos sektoriuose. Įmonės gaminių portfelyje yra GMSL technologija, užtikrinanti spartų ryšį transporto priemonėse ir kitose susietose sistemose. Įmonės veikla apima jutiklius, signalų apdorojimą ir ryšį, padedančius kurti išmaniąsias vairavimo platformas ir didelio našumo elektronikos gaminius.
Asocijuotasis projektavimo verifikavimo inžinierius, Dalasas, darbas vietoje
Prisijunkite prie „Analog Devices“ kaip projektavimo verifikavimo inžinierius ir tikrinkite skaitmenines, analogines bei mišraus signalo integrines grandines. Kurkite „SystemVerilog“ testavimo aplinkas, analizuokite aprėptį ir automatizuokite modeliavimo procesus.
Aprašymas
- Padėkite verifikuoti skaitmenines, analogines ir mišraus signalo integrines grandines prieš perduodant jas gamybai
- Kurkite ir vykdykite „SystemVerilog“ testavimo aplinkas naudodami nusistovėjusius verifikavimo metodus
- Kurkite ir prižiūrėkite funkcinio bei aprėptimi grindžiamo verifikavimo aplinkas
- Kurkite kryptinius ir apribotai atsitiktinius testus projektavimo funkcionalumui bei našumui patikrinti
- Analizuokite kodo ir funkcinės aprėpties rezultatus
- Tirkite modeliavimo klaidas, interpretuokite verifikavimo duomenis ir nustatykite galimas projektavimo problemas
- Dirbkite su projektavimo inžinieriais, kad patikslintumėte reikalavimus ir patvirtintumėte įgyvendinimo tikslumą
- Padėkite rengti verifikavimo planus ir techninę dokumentaciją bei dalyvaukite projektavimo peržiūrose
- Taikykite scenarijus ir automatizavimą, kad padidintumėte verifikavimo efektyvumą ir produktyvumą
- Prireikus padėkite atlikti mišraus signalo modeliavimą ir elgsenos modeliavimą
- Bendradarbiaukite su įvairių sričių inžinerijos komandomis, kad būtų pristatyti patikimi puslaidininkių produktai
- Kelionės sudarys maždaug 10 procentų darbo laiko
Reikalavimai
- „SystemVerilog“ ir skaitmeninio verifikavimo pagrindų išmanymas, įskaitant testavimo aplinkų kūrimą ir modeliavimo pagrindu atliekamą validavimą
- RTL projektavimo principų supratimas ir gebėjimas vertinti skaitmeninės aparatinės įrangos įgyvendinimus
- Aprėptimi grindžiamo verifikavimo ir struktūruotos verifikavimo praktikos išmanymas
- Patirtis arba akademinė patirtis naudojant Python, Perl ar Tcl automatizavimui ir produktyvumui didinti
- Ryšio protokolų, tokių kaip I2C, SPI, UART ar panašių sąsajų, supratimas
- Gebėjimas interpretuoti modeliavimo rezultatus, diagnozuoti klaidas ir spręsti technines problemas
- Aiškūs rašytinės ir žodinės komunikacijos įgūdžiai bei gebėjimas veiksmingai bendradarbiauti
- Pageidautinas elektros inžinerijos, elektronikos inžinerijos, kompiuterių inžinerijos, informatikos ar susijusios srities bakalauro laipsnis
- 0–2 metų patirtis skaitmeninio projektavimo verifikavimo arba susijusioje inžinerijos srityje
- Neseniai studijas baigusiems kandidatams privalumas – susiję skaitmeninio projektavimo, verifikavimo ar puslaidininkių inžinerijos projektai, praktika arba studijų dalykai
- UVM, apribotai atsitiktinio verifikavimo arba „SystemVerilog Assertions“ išmanymas būtų privalumas
- Pageidautinas EDA modeliavimo ir derinimo įrankių išmanymas
- Mišraus signalo modeliavimo, analoginio elgsenos modeliavimo arba objektinio programavimo išmanymas būtų naudingas
- Norint pasiekti tam tikrus techninius duomenis gali būti būtina atitikti JAV eksporto kontrolės reikalavimus
Privalumai
- Darbuotojų programos ir pagalbos priemonės
- Nuolatinio profesinio mokymosi galimybės
- Į tvarumą ir ateitį orientuota darbo vietos praktika